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  • 賽靈思:下一代數據中心將會注重可組合性

    賽靈思:下一代數據中心將會注重可組合性

    “摩爾定律放緩”甚至激進派的”摩爾定律已死”這種説法自從十幾年前就廣為“傳頌”,面對這種瓶頸,主流菜鳥集運香港自提點所走的路一條是異構計算,另一條則是“小芯片”或名為“芯粒”(Chiplet)。由此,數據中心所引發的新一輪計算革命掀起。 事實上,觀察行業巨頭“小芯片”的行徑,最終走向總歸是組合化的。“小芯片”正是因為像搭積木一樣,將預設特定功能芯片裸片進行封裝複用以構建新IP,這種集成系統能夠成為一種新型“超異構系統”,這種靈活性不失為延續摩爾定律的“組合拳”。 這種組合式的思路不僅適合於芯片發展,同樣也適用於數據中心。“我們相信下一代的數據中心,會對組合性有非常高的要求,從基礎設施一直到器件這個層面,都會要求可組合性”,日前,賽靈思(Xilinx)數據中心事業部網絡與存儲產品管理總監Kartik Srinivasan在賽靈思的2021春季新品發佈會上如是説,圍繞可組合性數據中心也推出了三個具體的解決方案。 可組合的SmartNIC 去年三月同期,賽靈思宣佈推出業界首款一體化SmartNIC平台Alveo U25,旨在卸載數據中心內部橫向流量的問題,防止擠佔CPU資源。彼時該款產品擁有2個25Gb以太網端口,且是ZYNQ級器件,擁有超過52萬+LUT。 今年三月,賽靈思繼續推出Alveo SN1000(下文簡稱SN1000),這是業界首款硬件可組合式SmartNIC。該款產品最大的亮點是其可組合性,支撐SN1000的是三個堅實的“地基”: 其一,SN1000基於UltraScale+ FPGA架構,擁有賽靈思FPGA的靈活應變能力,是保障其性能的“底氣”;其二,擁有控制面與數據面分離的特性,是賦能硬件可組合的充要條件;其三,擁有vitis Networking軟件,讓用户充分利用可組合式功能,進行軟件定義硬件加速,軟件不僅支持P4高級語言編程,也支持C/C++對Arm進行控制和流量管理。 在參數上,以太網端口升級成2個100Gb,擁有1M LUT、2x QSFP28的封裝尺寸和75W的低功耗,搭載核Arm SoC的NXP LX2162 16-core A72。 Kartik Srinivasan為記者介紹,SN1000是一款開箱即用且即插即用的產品,其背後的祕訣是賽靈思預先對硬件進行了OVS加速、網絡虛擬化安全加速和存儲加速等。 對於其重點可組合性上,Kartik Srinivasan介紹表示,SN1000支持客户根據不同要求進行靈活組合和加速,這歸功於內存既支持數據面也支持控制面,通過這樣的雙向支持能夠讓數據面實現管理和加速,在控制面實現ARM的CPU進行加速,以達到高效便捷的安全分離和遷移,是行業積極擁抱異構計算的典範。 專家預測2024年可編程的SmartNIC將佔市場的70%,那麼以FPGA為核心的SmartNIC有什麼不同?Kartik Srinivasan表示,從傳統或標準的NIC到卸載NIC再到可編程SmartNIC,最早採用SmartNIC技術的是超大規模的數據中心和雲服務提供商,包括百度、阿里、騰訊,這些提供商在快節奏的變革和多樣化網絡功能中,擁有很多要求,特別是線速性能的數據包處理方面,以實現加速網絡、安全和存儲卸載這三個功能。 SmartNIC主要包括FPGA、ASIC、CPU/SoC三種,但ASIC的實現方案缺乏定製能力,很難跟上每間隔12-18個月就產生很大變化的速度演進,CPU/SoC又難以實現硬件加速的要求和性能。因此,FPGA的靈活性和強大的加速能力成為了首選。 在SN1000這一“萌新降生”後,目前Xilinx在NIC系列上擁有X2、U25、SN1000三個平台,分別應對不同對場景和供客户選擇。 可組合的AI視頻分析 本次發佈會,賽靈思還發布了賽靈思智能世界視頻分析平台Xilinx Smart World,之所以發力這一方面是AI視頻分析對時延和算法複雜性擁有極高要求,諸如口罩檢測、人員計數、病患監控、工業安全、零售分析、門禁控制等方面均有強勁需求。 根據賽靈思數據中心部亞太區數據中心戰略營銷經理Guruprasad M. Parthasarathy的介紹,該解決方案着重兩個關注點:其一,去掉FPGA硬件開發,客户只需相關應用開發即可;其二,賽靈思聯合生態合作伙伴提供了隨時可部署的視頻分析解決方案,方案支持智慧城市、智能醫療、智能零售等重要領域部署。 賽靈思智能世界堅實的後盾是其Alveo器件系列,方案擁有兩個優勢:其一,擁有總擁有成本(TCO)優勢,據Guruprasad介紹,與其競品英偉達T4 GPU相比,能夠降低30%的總擁有成本;其二,擁有時延優勢,與其競品英偉達T4 GPU相比能夠在16流上提速77%,32流上提供71%。 值得一提的是,賽靈思智能世界應用將可在VMSS平台上直接進行應用的開發,這是一個高度可擴展的平台,該平台不僅擁有極低的時延,還擁有極強的擴展性,在機器學習和人工智能算法複雜性增時也可同時並行多種模型和算法,不會影響端到端的性能。 Guruprasad表示,平台擁有許多合作伙伴,包括Mipsology、deepAI、Aupera,這些夥伴開發的視頻解決方案能夠成功幫助客户應用搭建,並且各個夥伴的視頻解決方案各具特色,可供客户按需選取。 Guruprasad列舉了騰訊WeLink的智能樓用例,該方案採用了合作伙伴的Aupera的解決方案,採用方案之前視頻流和互聯網數據都會放騰訊雲彙總進行處理,這不僅擁有極高的成本也過度消耗了雲計算。在採用Aupera方案後,實現在本地邊緣推斷,大大降低了時延,同時使得帶寬的成本降低了90%,目前方案已成功部署5000個攝像頭,實現了人臉識別、口罩檢測等功能。 通過該方案可以看出,賽靈思智能世界的核心是開箱即用和即插即用,賽靈思正在賦能Alveo加速卡在應用層面的可組合,以充分發揮其成本和低時延特性。 賽靈思加速算法交易 賽靈思還推出了賽靈思加速算法交易,這一解決方案的核心概念也是開箱即用和即插即用,即在應用開發上的可組合。不過賽靈思智能世界聚焦的是AI視頻分析,賽靈思加速算法交易則着重“算法交易”或“HFT高頻交易”領域。 據賽靈思數據中心市場營銷總監Ed Wright介紹,當今的算法交易其實主要存在硬件算法交易和軟件算法交易兩種,二者在能力和性能上擁有重大鴻溝,且軟件算法交易如若想轉換成硬件算法交易的門檻是極高的,需要專門的硬件開發商在IT進行架構和設計。這樣勢必擁有極高的成本和極長的交付期,伴隨而來的風險是極高的。 賽靈思加速算法交易便可在無需硬件開發情況下,實現非常複雜的策略,且讓交易者能以少於微秒(sub-microsecond)的時延實施先進策略。 Ed Wright表示,在賽靈思的vitis平台上,開發者可用模塊化的方式構建部署基於FPGA的Alveo加速卡,平台不僅支持庫的自由組合,還支持非常廣泛的算法交易用力,在此層級上可繼續部署算法交易的框架和IP。 在算法交易市場上,之前多是CPU驅動,但相比FPGA使用CPU仍然擁有較長的交付期和較高的成本。值得一提的是,CPU驅動的算法交易缺乏市場競爭,在FPGA突入這樣的市場空白之下,既能夠縮短上市時間還能提供強力有力的競爭。 賽靈思加速算法交易適用於經紀人、交易所、市場數據菜鳥集運香港自提點、銷售側菜鳥集運香港自提點、自營交易商等不同機構用户,能夠為其提供算法迥異、智能訂單路由、市場數據門户、FIX門户、進行交易、交易前風險、會場數據加速器等服務。 部署賽靈思加速算法交易也非常便捷,只需通過賽靈思渠道的經銷商和分銷商購置Alveo U50或Alveo U250,從Xilinx.com下載開源算法,無需任何許可證費用即可立即使用賽靈思加速算法交易。 總結 在可組合上,本次賽靈思2021年春季發佈推出了Alveo SN1000 SmartNIC、賽靈思智能世界、賽靈思加速算法交易三款可組合式數據中心平台產品,聚焦於軟件定義和硬件加速。 除此之外,Xilinx App Store也一併被髮布,根據Ed Wright的介紹,該應用商店不僅能夠方便地消費選擇應用,還能方便地將方案推給客户,預計賽靈思應用商店將成為客户優選的購買和部署加速應用的新方式。 在可組合概念逐漸深化之下,行業掀起一股新的浪潮,賽靈思的三款平台產品也拉開了可組合性數據的序幕。通過賽靈思的部署來看,三款新平台的核心除了可組合,還聚焦了開箱即用和即插即用這一概念。彼時,FPGA開發因其入門難度抵擋了許多開發者的腳步,賽靈思着重降低硬件開發的比重,從而讓開發應用成為“主戰場”。 記者認為,當FPGA普適於不同層級的開發者,開發重點愈發趨向應用本身,FPGA的低延時、高性能、靈活性和總擁有成本的優勢將逐漸填補傳統計算領域空白,使得開發者有更廣的選擇空間。

    時間:2021-03-10 關鍵詞: Xilinx 數據中心 加速卡 FPGA

  • JTAG到底是什麼?如何確定JTAG好壞?

    在FPGA研發及學習過程中,有一個關鍵步驟就是下板實現,做硬件“硬現”很重要,一般來説用JTAG口比較常見一些,因此相信肯定有些大俠遇到過JTAG口失靈或者損壞無法使用的事情。 最近我就遇到了這類事情,FPGA的JTAG口突然就不能下載程序了,而且這種事情已經不是第一次了,之前在做項目的時候也出現過,而且出現的形式也極其相似,之前還用的好好的,第二天就不行了,真是讓人鬱悶。 為此,本人也是去嘗試了很多解決辦法,一開始也沒有去設想是JTAG口壞了,於是乎,本人換了usb-blaster,可一點反應也沒有。 難道真的是JTAG口壞了?於是,本人就去查閲相關資料去搞清楚問題的本質在哪裏,下面就是本人的一些收穫,分享出來,僅供各位大俠參考,一起交流學習。 END 來源:大魚機器人 免責聲明:本文內容由21ic獲得授權後發佈,版權歸原作者所有,本平台僅提供信息存儲服務。文章僅代表作者個人觀點,不代表本平台立場,如有問題,請聯繫我們,謝謝!

    時間:2021-03-03 關鍵詞: JTAG JTAG口 FPGA

  • 關於JTAG口,你瞭解多少?

    在FPGA研發及學習過程中,有一個關鍵步驟就是下板實現,做硬件“硬現”很重要,一般來説用JTAG口比較常見一些,因此相信肯定有些大俠遇到過JTAG口失靈或者損壞無法使用的事情。最近我就遇到了這類事情,FPGA的JTAG口突然就不能下載程序了,而且這種事情已經不是第一次了,之前在做項目的時候也出現過,而且出現的形式也極其相似,之前還用的好好的,第二天就不行了,真是讓人鬱悶。為此,本人也是去嘗試了很多解決辦法,一開始也沒有去設想是JTAG口壞了,於是乎,本人換了usb-blaster,可一點反應也沒有。難道真的是JTAG口壞了?於是,本人就去查閲相關資料去搞清楚問題的本質在哪裏,下面就是本人的一些收穫,分享出來,僅供各位大俠參考,一起交流學習。 根據查閲資料及本人的一些實踐經驗所得,在使用JTAG下載接口的過程中,請不要隨意帶電插拔,否則會損壞FPGA芯片的JTAG口信號管腳。那麼如何去確認JTAG口已經損壞了呢。首先你要去排除基本的幾項因素,一是,是否匹配連接,有很多設備會對應很多接口,在實際條件下要匹配正確,否則也會出現上述情況;二是,排除下載線的問題,如果是下載線壞了,可以使用多根下載線去嘗試,排除這類問題。如果還是不能訪問FPGA的JTAG口,那麼很有可能你的FPGA芯片的JTAG口已經損壞。此時請用萬用表檢查TCK,TMS,TDO和Tdi是否和GND短路,如果任何一個信號對地短路則表示JTAG信號管腳已經損壞。 至於JTAG口是什麼,這裏我們也來探討一下,JTAG英文全稱是 Joint Test Action Group,翻譯過來中文就是聯合測試工作組。 JTAG是一種IEEE標準用來解決板級問題,誕生於20世紀80年代。今天JTAG被用來燒錄、debug、探查端口。當然,最原始的使用是邊界測試。 1、邊界測試 舉個例子,你有兩個芯片,這兩個芯片之間連接了很多很多的線,怎麼確保這些線之間的連接是OK的呢,用JTAG,它可以控制所有IC的引腳。這叫做芯片邊界測試。 2、JTAG引腳 JTAG發展到現在已經有腳了,通常四個腳:TDI,TDO,TMS,TCK,當然還有個復位腳TRST。對於芯片上的JTAG的腳實際上是專用的。 TDI:測試數據輸入,數據通過TDI輸入JTAG口; TDO:測試數據輸出,數據通過TDO從JTAG口輸出; TMS:測試模式選擇,用來設置JTAG口處於某種特定的測試模式; TCK:測試時鐘輸入; TRST:測試復位。 CPU和FPGA製造商允許JTAG用來端口debug;FPGA菜鳥集運香港自提點允許通過JTAG配置FPGA,使用JTAG信號通入FPGA核。 3、JTAG如何工作 PC控制JTAG:用JTAG電纜連接PC的打印端口或者USB或者網口。最簡單的是連接打印端口。 TMS:在每個含有JTAG的芯片內部,會有個JTAG TAP控制器。TAP控制器是一個有16個狀態的狀態機,而TMS就是這玩意的控制信號。當TMS把各個芯片都連接在一起的時候,所有的芯片的TAP狀態跳轉是一致的。下面是TAP控制器的示意圖: 改變TMS的值,狀態就會發生跳轉。如果保持5個週期的高電平,就會跳回test-logic-rest,通常用來同步TAP控制器;通常使用兩個最重要的狀態是Shift-DR和Shift-IR,兩者連接TDI和TDO使用。 IR:命令寄存器,你可以寫值到這個寄存器中通知JTAG幹某件事。每個TAP只有一個IR寄存器而且長度是一定的。 DR:TAP可以有多個DR寄存器,與IR寄存器相似,每個IR值會選擇不同的DR寄存器。(很迷) 4、JTAG鏈相關疑問 計算JTAG鏈中的IC數目: 一個重要的應用是IR值是全一值,表示BYPASS命令,在BYPASS模式中,TAP控制器中的DR寄存器總是單bit的,從輸入TDI到輸出TDO,通常一個週期,啥也不幹。 可用BYPASS模式計算IC數目。如果每個IC的TDI-TDO鏈的延遲是一個時鐘,我們可以發送一些數據並檢測它延遲了多久,那麼久可以推算出JTAG鏈中的IC數目。 得到JTAG鏈中的器件ID: 大多數的JTAG IC都支持IDCODE命令。在IDCODE命令中,DR寄存器會裝載一個32bit的代表器件ID的值。不同於BYPASS指令,在IDCODE模式下IR的值沒有標準。不過每次TAP控制器跳轉到Test-Logic-Reset態,它會進入IDCODE模式,並裝載IDCODE到DR。 5、邊界掃描: TAP控制器進入邊界掃描模式時,DR鏈可以遍歷每個IO塊或者讀或攔截每個引腳。在FPGA上使用JTAG,你可以知曉每個引腳的狀態當FPGA在運行的時候。可以使用JTAG命令SAMPLE,當然不同IC可能是不同的。 如果JTAG口已經損壞了,那隻能“節哀順變”了,但是也不要只顧着傷心,最重要的是分析其中的原因,做其他事情也是一樣的道理。那我們就來分析分析,我們在使用的過程中,可能經常為了方便,隨意插拔JTAG下載口,在大多數情況下不會發生問題。但是仍然會有很小的機率發生下面的問題,因為熱插拔而產生的JTAG口的靜電和浪湧,最終導致FPGA管腳的擊穿。至此,也有人懷疑是否是盜版的USB Blaster或者ByteBlasterII設計簡化,去除了保護電路導致的。但經過很多實際情況的反饋,事實證明原裝的USB Blaster 也會發生同樣的問題。也有人提出質疑是否是ALTERA的低端芯片為了降低成本,FPGA的IO單元沒有加二極管鉗位保護電路。這類質疑其實都不是解決問題的本質,最重要的是我們要規範操作,儘可能的去減少因為實際操作不當導致一些硬件設備、接口等提前結束壽命或“英年早逝”,那重點來了,關於JTAG下載口的使用,我們需要如何去規範操作呢。 上電時的操作流程順序: 1.在FPGA開發板及相關設備斷電的前提下,插上JTAG下載線接口; 2.插上USB Blaster或者ByteBlasterII的電纜; 3.接通FPGA開發板的電源。 下電時的操作流程順序: 1.斷開FPGA開發板及相關設備的電源; 2.斷開USB Blaster或者ByteBlasterII的電纜; 3.拔下JTAG下載線接口,並放置適宜地方存儲。 雖然上述的操作步驟有點繁瑣,有時我們在使用的時候也是不以為然,但是為了保證芯片不被損壞,建議大家還是中規中矩的按照上述的步驟來操作。本人上述出現的問題,經過檢測後就是TCK跟GND短路了,雖然發生的概率不是很大,但是為了能夠更合理更長久的的使用硬件相關設備,還是建議大家在實操過程中,不要擔心繁瑣,中規中矩操作,換個角度思考,“多磨多練”也是對自己有好處的。最後,還是給各位嘮叨一句,關於JTAG下載口的使用最好不要帶電熱插拔,起碼可以讓JTAG口“活”的久一些,畢竟長情陪伴也是挺不錯的,不要等到失去了才知道惋惜。 免責聲明:本文內容由21ic獲得授權後發佈,版權歸原作者所有,本平台僅提供信息存儲服務。文章僅代表作者個人觀點,不代表本平台立場,如有問題,請聯繫我們,謝謝!

    時間:2021-03-02 關鍵詞: JTAG FPGA

  • 如何確定JTAG好壞?JTAG到底是什麼?

    素材來源:FPGA資源俠客 在FPGA研發及學習過程中,有一個關鍵步驟就是下板實現,做硬件“硬現”很重要,一般來説用JTAG口比較常見一些,因此相信肯定有些大俠遇到過JTAG口失靈或者損壞無法使用的事情。 最近我就遇到了這類事情,FPGA的JTAG口突然就不能下載程序了,而且這種事情已經不是第一次了,之前在做項目的時候也出現過,而且出現的形式也極其相似,之前還用的好好的,第二天就不行了,真是讓人鬱悶。 為此,本人也是去嘗試了很多解決辦法,一開始也沒有去設想是JTAG口壞了,於是乎,本人換了usb-blaster,可一點反應也沒有。 難道真的是JTAG口壞了?於是,本人就去查閲相關資料去搞清楚問題的本質在哪裏,下面就是本人的一些收穫,分享出來,僅供各位大俠參考,一起交流學習。 免責聲明:本文內容由21ic獲得授權後發佈,版權歸原作者所有,本平台僅提供信息存儲服務。文章僅代表作者個人觀點,不代表本平台立場,如有問題,請聯繫我們,謝謝!

    時間:2021-02-24 關鍵詞: JTAG FPGA

  • 網友:國產FPGA,長點心吧

    FPGA作為嵌入式必備的一個硬件,國產的產品也正在逐漸滲透工程師的生活之中。不過tzgok認為,目前國產FPGA還有幾個問題非常令人困擾,併發出評論表示“國產FPGA,長點心吧”: 1、開發板: 居然價格貴的離譜,本末倒置。開發板對於廠家而言,開發板目的是什麼?100來元成本的開發板(準確應該叫演示板,因為沒有任何配套代碼),你賣1000多元,圖啥?你不是賣IC的嗎? 2、買貨渠道: 都什麼年代了,網店不開,買點樣品,又是電話又是合同,效率低下。而且價格還神祕得很,買國產不就圖你便宜嗎?你價格好有什麼不敢説的? 3、技術支持: 官網沒有自己的社區或論壇,新入手遇到問題,只能打電話,然後各種電話轉接,各種人口調查,各種上門拜訪,哥啊,只是問個問題而已。誰有耐心這麼來回折騰。 4、手冊軟件問題: 也是各種亂七八糟。甚至連個PCB封裝都懶得提供。 5、基礎工作: 讓多少試圖支持國產fpga的兄弟寒心。 一位代理國產FPGA的網友回覆表示,看到樓主發的帖子,先自省一下。高雲的FPGA開發板是免費借用的,目前還好。我們自己也有一款開發板,新的開發板也正在做。自己之前不是做FPGA的,很多問題也需要同事或者原廠技術來幫忙解決,有時候也真怕耽誤或者誤導客户。 用户zwwoshi 表示,“這個基本是國產芯片的問題,以前找一款芯片選了一個國產的,後面開發板和燒錄器加起來2000多,詢問可不可以借,借可以需要走流程,很多合同傳真,公司採購那邊覺得太麻煩就PASS了! ” 用户512870372則認為,這是很正常的流程。“別人要把關渠道的,你一個買散片的人家壓根沒興趣陪你玩。你沒買過國外大廠的開發板吧,這個東西從來都是能借不買的,貴的離譜。 ” 國產FPGA正在面臨挑戰 FPGA(現場可編輯門陣列)是著名菜鳥集運香港自提點賽靈思(Xilinx)的一項重要發明,以其可編程和靈活性著稱。 信息來源:頭豹研究院 起初,FPGA只是用來仿真ASIC,再進行掩碼處理和批量製造使用。不過ASIC相比FPGA來説明顯在定製化上要求過高,流片量過小情況下成本反而更高,因此兩者毫不衝突地“各司其職”。 信息來源: 頭 豹 研究院 而後,隨着加速器的出現和算力提升,目前已成為與GPU齊名的並行計算器件。如今,FPGA甚至已進入了數據中心領域,相比CPU和GPU,FPGA所需器件更少,功耗也更優。 與此同時,FPGA也是通信、航天、軍工等領域的關鍵核心器件,也戰略安全的重要支撐基礎一環。 信息來源: 頭 豹 研究院 長期以來,FPGA市場都處於美國的壟斷之下,在經過種種制裁之下,毫無疑問將是一個重大的隱患。 為了滿足經濟發展和國防需求,打破壟斷的窘境,中國多年來已經投入了數百億科研經費,通過逆向工程方式仿製FPGA產品。但由於知識產權、生產工藝和軟件技術等多方面的限制,仿製品種有限,技術無法突破。 國內FPGA菜鳥集運香港自提點包括,紫光同創、復旦微電子、華微電子、中電科58所、航天772所所、京微雅格、高雲半導體、上海安路、西安智多晶、上海遨格芯等。 著名工程師Hello Panda表示,FPGA屬高大上的行業,國產才剛剛起步,主要存在以下三個發展瓶頸: (1)專業壁壘: 美國幾乎持有所有的FPGA核心專利; (2)人才問題: EDA核心工具專業人才,特別是佈局佈線的算法高級人才幾乎沒有; (3)生態環境: 當前基本都是Xilinx、Intel(Altera)、Achronix和Lattice等的生態,後進市場者從頭開始建立談何容易,IP資源圈、開發資源圈都得從頭建設。 如何選擇國產化替代FPGA產品 “先弄清楚自已的任務要求,才能考慮FPGA的規模大小,最後才是尋找國產替代品.若清楚原有FPGA型號,先弄清樣品規模,才好有的放矢找”,用户tyw這樣告訴網友。 1、根據需求先選擇資源足夠的芯片,估算使用的資源,資源包括LUT、RAM、DSP和GTP等,記得留餘量,我是留40%~50%,資源用太多容易出現問題。 2、根據系統時鐘頻率選擇一個系列,頻率高的就選擇中端以上的FPGA,速度等級一般先-2。 3、根據IO需求選擇封裝,IO規劃是最麻煩的,一定要仔細看DATASHEET。 4、根據芯片選擇的文檔,對比一下就知道選哪個了。當然要考慮價格,冷門或新出的芯片都非常貴,儘量選容易買到的,貨期快,替換方便。 在國產FPGA的技術選型上,用户sleepybear表示選型主要看兩方面:接口和容量。 1、接口: 要看你外接的數據口是什麼類型,速度高低。一個很現實的問題是:普通並行口就可以,還是需要用到高速Serdes?國產FPGA在高速Serdes這方面貌似做的還沒到特別高的速度級別。另一端,就是FPGA和DSP/ARM的接口是什麼。 2、容量: 無非就是你需要多少資源?這個可以先選一個Xilinx或者Intel(Altera)的,在軟件環境下估一下,再橫向比較國產FPGA的型號,是否有滿足要求的。 如果自己要做的處理算法還沒有做或者沒概念,也可以去這兩家網站上找一找差不多同等規模的算法應用示例(圖像處理的應該有不少),把代碼和工程環境下載下來跑一跑,估一下大概的資源量級。 還有一個比較快的方法,儘早和相關菜鳥集運香港自提點FAE取得聯繫,讓他們幫忙推薦。一般來説,應用範圍廣的東西客户的資源會比較多,應該有同類型應用的其他客户,參考着推薦會準一些。 3、其他: 是不是需要外擴RAM,這個其實也屬於接口問題。這個取決於你們的工作模式,以及你們的處理算法,是否需要前後幀間運算或者有沒有同步要求。有幀間運算,就需要幀緩存,一般FPGA的片上RAM是不夠的,需要外擴。 同步要求也一樣,如果接口和內部是不同的時鐘域,可能需要定期丟幀、加幀,也需要存幀隊列,同樣需要外擴RAM。 你在使用哪家的FPGA產品?你怎麼看待國產FPGA產品,國產FPGA的路還有多遠? 免責聲明:本文內容由21ic獲得授權後發佈,版權歸原作者所有,本平台僅提供信息存儲服務。文章僅代表作者個人觀點,不代表本平台立場,如有問題,請聯繫我們,謝謝!

    時間:2021-02-19 關鍵詞: 國產 嵌入式 FPGA

  • Teledyne SP Devices宣佈推出持續數據傳輸速率為7 GB/s的12位數字化儀

    Teledyne SP Devices宣佈推出持續數據傳輸速率為7 GB/s的12位數字化儀

    2021年2月9日,瑞典林雪平市——Teledyne技術公司的業務部門Teledyne SP Devices今天宣佈發佈ADQ32和ADQ33,這是針對高通量應用進行了優化的第四代模塊化數據採集板。憑藉板載開放式現場可編程門陣列(FPGA)和高速數據流的結合,即使在對於計算要求最苛刻的應用環境下,ADQ32和ADQ33堪稱是理想的選擇。 ADQ32雙通道12位數字轉換器支持每通道2.5 Gb/s的同步採樣,而ADQ33則支持每通道1 GS/s的同步採樣,並具有開放的Xilinx Kintex Ultrascale KU040現場可編程門陣列(FPGA) 。這兩款數字化儀為高容量應用而優化,因此適合原始設備製造商(OEM)在掃描源光學相干層析成像(SS-OCT)、飛行時間質譜(ToF-MS)和分佈式光纖傳感(DOFS)等領域進行集成。ADQ33不受出口管制,因此不需要任何許可證。 使用者可在板載FPGA中實時執行定製的專用數字信號處理(DSP),以表徵信號並提取有價值的信息。它還可用於執行數據縮減,以便輸出速率與PCI Express接口的7 G/s持續傳輸容量相匹配。接着,可以在主PC的中央處理單元(CPU)上對數據進行後處理,或通過點對點傳輸到圖形處理單元(GPU)。 這種體系結構提供了極大的靈活性,允許設計者在委派的任務中,使用最合適的處理資源類型。專用DSP的示例包括用於SS-OCT的快速傅立葉變換(FFT)和k空間重映射,以及用於ToF MS的波形平均和零抑制。 除了高流率和計算靈活性之外,ADQ32還具有出色的模擬性能,包括有效位數(ENOB),無雜散動態範圍(SFDR)等。硬件觸發、內部/外部時鐘選擇和通用輸入/輸出(GPIO)簡化了系統級集成。有關完整規格,請參閲資料表。

    時間:2021-02-09 關鍵詞: 數字化儀 數字信號處理 FPGA

  • Microchip的PolarFire SoC FPGA在貿澤開售,率先採用RISC-V處理器 性能大幅提升

    Microchip的PolarFire SoC FPGA在貿澤開售,率先採用RISC-V處理器 性能大幅提升

    2021年2月5日 – 專注於引入新品並提供海量庫存的電子元器件分銷商貿澤電子 (Mouser Electronics) 即日起開始備貨Microchip Technology的PolarFire™ SoC FPGA系列產品。PolarFire片上系統 (SoC) 現場可編程門陣列 (FPGA) 擁有低功耗、防禦級安全性以及熱效率,是物聯網 (IoT) 器件等互連繫統和智能應用的理想之選。 貿澤電子備貨的Microchip PolarFire SoC FPGA內含一個基於RISC-V指令集體系結構 (ISA) 且支持五核Linux的處理器子系統,以及一個靈活的大容量L2存儲器子系統。PolarFire SoC FPGA具有優異的低功耗性能,與同類FPGA相比功耗可降低高達50%。此外,此器件還具有12.7Gbps收發器以及25k到460k個邏輯單元。 基於RISC-V的SoC FPGA屬於Microchip RISC-V生態系統,這是支持各種操作系統和生態系統合作伙伴的工具套件和設計資源組合。此高性能SoC FPGA支持各種應用,包括影像和機器學習、工業自動化、國防、汽車和通信系統。 PolarFire SoC FPGA還具有配套的PolarFire SoC FPGA Icicle套件。此低成本開發平台採用板載存儲器(包括LPDDR4、QSPI和eMMC閃存),可立即運行Linux系統。除了板載PolarFire SoC FPGA外,Icicle套件還包括一個用於監視各種電源域的多軌電源傳感器,以及PCIe根端口、mikroBUS和Raspberry Pi擴展端口。PolarFire SoC FPGA Icicle套件支持一系列有線連接選項,有助於快速實現原型設計,加速產品上市。

    時間:2021-02-05 關鍵詞: Microchip 處理器 FPGA

  • 貿澤開售用於PCIe 4.0 設計的Intel Agilex F系列FPGA開發套件

    貿澤開售用於PCIe 4.0 設計的Intel Agilex F系列FPGA開發套件

    2021年2月4日 – 專注於引入新品推動行業創新的電子元器件分銷商貿澤電子 (Mouser Electronics) 即日起開售Intel® Agilex™ F系列現場可編程門陣列 (FPGA) 開發套件。套件中的PCI-SIG兼容開發板讓工程師能夠使用板載Agilex F系列FPGA來開發和測試PCI Express (PCIe) 4.0設計。該套件提供配備所有軟硬件的完整設計環境,能夠使用硬件處理器系統 (HPS) 評估SoC功能和性能。 貿澤電子供應的Intel Agilex F系列FPGA開發套件搭載Agilex F系列FPGA,含1400 KLE,並採用2486 球的BGA封裝。這個多功能開發套件包含四個DDR4 DIMM插槽和兩個DDR4 DIMM模塊。該套件的HPS接口支持UART、以太網、SD卡插槽、eMMC和Mictor連接器。另外該套件還配有PCIe x16 Gen 4金手指,連接到P-Tile收發器。該套件內含完整的軟件資產,包括設計示例、電路板設計文件、説明文檔以及Intel Quartus®Prime Pro Edition軟件。 Agilex系列FPGA和SoC將於近期推出,提供定製化解決方案,解決網絡、嵌入式和數據中心等市場上以數據為中心的業務挑戰。高性能Agilex系列採用異構3D系統級封裝技術,集成基於10nm工藝技術的FPGA架構。FPGA和SoC具有眾多特色,包括強大的存儲器集成、強化的協議支持、第二代Intel Hyperflex™ FPGA架構以及可配置的DSP引擎。

    時間:2021-02-04 關鍵詞: 貿澤 現場可編程門陣列 FPGA

  • 相比獨立FPGA器件,eFPGA將是一種使用範式的轉換

    相比獨立FPGA器件,eFPGA將是一種使用範式的轉換

    Achronix回答:自2020年初以來,新冠肺炎疫情席捲全球,對每個國家的經濟、社會和政治產生了影響,迫使大多數人居家辦公和學習。在2020年,儘管這種全新的模式對每個個體和公司而言都是最嚴峻的挑戰之一,甚至是最大的挑戰,但是在這種情況下也孕育出許多機會。 市場分析機構Frost&Sullivan表示:“由於新冠肺炎疫情破壞了醫療服務的提供能力,所以在2020年和2021年,對遠程醫療的需求將會激增。”該機構預測稱,到2025年,美國遠程醫療市場將增長7倍,未來五年的複合年增長率將達到驚人的38%。僅在2020年,該預測提出的增長目標就達到64%。2020年1月,Business Insider在一篇文章中寫道,設備製造商中興通訊與中國電信合作,推動了中國首次通過5G網絡對新冠肺炎進行遠程診斷。 那為什麼要選擇現場可編程邏輯門陣列(FPGA)呢?與大多數軟件解決方案不同,FPGA提供了一個關鍵的構建模塊,它以線速(wire-speed)提供數據加速和應用計算,並具有近乎無限的靈活性來適應新的需求和不同的用例特性,優化部署中的再次利用,從而支持新的技術浪潮。Achronix的Speedster7t FPGA產品平台支持技術公司為人工智能、5G、邊緣計算、遠程醫療和其他許多領域提供最前沿的解決方案,這些解決方案對於在當前疫情下生存至關重要。無論是數據加速還是純計算,Achronix的FPGA技術已經成為這場疫情防控戰中的重要武器。 2. 2020年,半導體行業併購仍在繼續進行。連續出現了多起巨頭併購大案,例如英偉達收購ARM,AMD收購賽靈思等,貴公司如何看待它們的影響? 隨着半導體公司致力於提供一個完整的聯網、計算和存儲解決方案組合,FPGA技術已被視為加速網絡,以及從主處理單元的中央處理器(CPU)卸載計算負載的關鍵技術。2020年充斥着各種大型收購公告,諸如Marvell / Inphi(100億美元)、AMD / 賽靈思(Xilinx,350億美元)、英偉達(Nvidia)/ ARM(400億美元)、微軟(Microsoft)/ Metaswitch以及英偉達/ Mellanox(68億美元)等,它們僅是大型併購案的一部分。幾年前,英特爾收購了Altera的FPGA業務,並於2020年收購了Habana的人工智能加速技術。隨着英特爾收購Altera、AMD收購賽靈思,考慮到這些新技術的應用,在僅剩下的FPGA菜鳥集運香港自提點中只有Achronix一家處於領先地位。 速度 延遲 可預測性 Achronix在FPGA數據和計算加速市場上具有獨特的優勢,藉助其擁有的400GbE、PCIe Gen 5、GDDR6等所有器件中最快的I/O,以及世界一流的片上網絡(NoC),這使得Speedster7t成為市場上最快的FPGA。Achronix向前又邁進了一步,做了其他FPGA菜鳥集運香港自提點都沒有做的事情,即將其突破性的FPGA技術作為一種獨立的解決方案(FPGA),以晶粒形式用於與系統級芯片(SoC)進行嵌入式合封,或以IP形式(也稱為eFPGA)集成到客户的ASIC中。這些優勢使Achronix在市場中處於領先地位。 Achronix回答:來自www.0-ran.org網站的信息表明,“基於智能和開放的原則,O-RAN架構是在開放硬件和雲上構建虛擬化無線接入網絡(RAN)的基礎,並具有嵌入式人工智能來支持射頻單元控制。”為了處理傳入的數據包並進行大量計算,將使用智能網絡單元來輔助主處理單元系統。FPGA是一種線速的、可編程的集成電路,可加速數據和應用。即使已在應用中部署了這些器件,其可重新編程的能力能夠提供最佳的靈活性,同時還能提供一流的性能效率。 4. 地緣政治摩擦加速了中國半導體產業的自主化發展,國產替代是2020年繞不開的話題,貴公司是否有參與其中? 中國在上世紀50年代實施了第一個五年規劃,並將這一傳統一直延續到2020年,並於2020年10月發佈了第14個五年規劃。提到五年規劃,以下兩項關鍵舉措與Achronix非常一致。 這可能是新冠肺炎疫情及其在全球範圍內造成的相互隔離的結果。中國正朝着更加自力更生的模式發展,以滿足其技術需求,激勵中國企業開發自己的技術並將這些技術投入到中國。 就中國國內的創新而言,有些技術是花費了數年的時間才得以發展起來。FPGA就屬於這一類,只有少數廠家才精通這項技術。與國內創新保持一致,中國可以利用Achronix的技術在平台和系統層面進行創新,開發一些最先進的AI算法、最高密度的視頻和存儲壓縮。中國在ASIC設計和製造方面也進行了鉅額投資,Achronix提供的獨特技術可以通過eFPGA IP模型加以利用。我們的eFPGA將支持中國去開發那些現有可供貨解決方案不能提供的、定製的FPGA加速器。 5. 在2020年貴公司有哪些產品和技術您認為可以稱得上是對該應用活技術領域有明顯提升或顛覆性的貢獻?請您分享。 在過去的2-3年中,我們看到FPGA技術在數據中心的機器學習、人工智能/機器學習(AI/ML)和智能網絡接口設備等應用,以及基帶加速和基於雲的無線接入網絡(RAN)等5G基礎設施中,都得到了越來越多的應用。在下一波計算浪潮中,我們預計將繼續採用FPGA以支持更多應用,諸如智能網聯和自動駕駛車輛、邊緣計算以及用於可編程無線電和前傳融合的5G基礎設施。 •為了將數據快速地傳入和傳出FPGA器件,Achronix集成了多達72個高速SerDes I/O接口,每個通道的運行速率可從1Gbps到112Gbps。我們還提供了4個400G以太網接口以支持高速數據網絡應用。一旦數據進入FPGA,它們就會使用二維片上網絡(NoC)在FPGA的邏輯陣列之內和之間進行傳輸。NoC為FPGA器件內的數據傳輸提供了超過20Tbps的帶寬,並減少了在傳統FPGA設計中常見的路由瓶頸。Speedster7t FPGA是首款包含專為數據加速應用而設計的、覆蓋全芯片NoC的FPGA器件。 •Speedster7t FPGA架構的最後一個關鍵部分是高性能存儲接口。Achronix的Speedster7t FPGA利用低成本的GDDR6存儲器件,提供了高達4Tbps的存儲帶寬。這種規模的存儲帶寬與I/O和計算性能實現了平衡,以緩解由於外部有限的存儲帶寬而導致的處理瓶頸。 與獨立FPGA器件相比,eFPGA IP是一種相對較新的技術。Achronix是最早的eFPGA供應商之一,自2017年以來就一直在大批量應用中提供eFPGA技術。eFPGA IP的典型應用包括汽車駕駛員輔助系統、計算存儲加速器、金融科技、人工智能/機器學習和5G基礎設施。這些應用使用具有集成eFPGA IP的定製ASIC器件來提供所需的工作負載和算法靈活性。對於許多使用過英特爾(Intel)或賽靈思(Xilinx)的獨立FPGA芯片的客户而言,這是一種使用範式的轉換,那些菜鳥集運香港自提點並不提供eFPGA IP來集成到定製的器件中。 •使用VectorPath PCIe加速卡 – 適用於批量最小或有成本壓力的應用,無需圍繞FPGA進行板級開發,並且可以在最短的時間內提供解決方案。 • 這樣可以先使用獨立FPGA進行開發和/或概念驗證,然後過渡到使用eFPGA IP的ASIC或MCM – 適用於對成本有一些敏感,但可以從封裝和集成節省的成本中獲益的應用。

    時間:2021-01-25 關鍵詞: Achornix eFPGA FPGA

  • 剛剛,小米、中微半導體“榮登”特朗普認證榜

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    時間:2021-01-17 關鍵詞: 半導體 FPGA

  • 想實現FPGA低功耗設計?先好好了解下FPGA功耗

    想實現FPGA低功耗設計?先好好了解下FPGA功耗

    功耗是我們關注的設計焦點之一,優秀的器件設計往往具備低功耗特點。在前兩篇文章中,小編對基於Freez技術的低功耗設計以及FPGA低功耗設計有所介紹。為增進大家對低功耗的瞭解,以及方便大家更好的實現低功耗設計,本文將對FPGA具備的功耗加以詳細闡述。如果你對低功耗具有興趣,不妨繼續往下閲讀哦。 FPGA器件的一個比較特別的現象是其上電瞬間的電流比較大,有的時候甚至大於芯片正常工作的電流,這是因為FPGA內部的邏輯和互連線資源(SRAM工藝)在上電的瞬間處於不確定狀態,發生電流衝突的結果。 如果用户在設計的時候沒有考慮到這個上電瞬間的打電流,電源模塊不能夠提供這麼大的電流,芯片在上電過程中就會出現上電曲線不單調的問題,導致器件上電失敗,以至於芯片無法正常工作。一般在器件手冊中會給出這個上電電流值。 FPGA在正常工作中,其消耗的總功耗由器件的靜態功耗、動態功耗和IO功耗構成。靜態功耗也叫待機功耗(standbypower),是芯片處於上電狀態,但是內部電路沒有工作(也就是內部電路沒有翻轉)時消耗的功耗;而所謂動態功耗是指由於內部電路翻轉所消耗的功耗;IO功耗是IO翻轉時,對外部負載電容進行充放電所消耗的功耗。 如下式: 總功耗=靜態功耗+動態功耗+IO功耗 芯片的靜態功耗是芯片處於待機狀態下所消耗的功耗,它主要由芯片內部的漏電流產生。在高速的40nm器件中(如straticIV),芯片的漏電流相對來説較大,因此靜態功耗成為主要的電源功耗,也叫漏電功耗(leakagepower)。 靜態功耗有一個顯著的特點,就是它隨着器件結温(junctiontemperature,TJ)的變化而變化較大。TJ越大,功耗越大;TJ越小,功耗越小,如下圖所示。因此,控制芯片的結温可以有效的控制芯片的靜態功耗。 FPGA設計的總功耗包括靜態功耗和動態功耗兩個部分。其中,靜態功耗是指邏輯門沒有開關活動時的功率消耗,主要由泄漏電流造成的,隨温度和工藝的不同而不同。靜態功耗主要取決於所選的FPGA產品。 動態功耗是指邏輯門開關活動時的功率消耗,在這段時間內,電路的輸入輸出電容完成充電和放電,形成瞬間的軌到地的直通通路。與靜態功耗相比,通常有許多方法可降低動態功耗。 採用正確的結構對於設計是非常重要的,最新的FPGA是90nm的1.2 V器件,與先前產品相比可降低靜態和動態功耗,且FPGA製造商採用不同的設計技術進一步降低了功耗,平衡了成本和性能。這些90nm器件都改變了門和擴散長度,優化了所需晶體管的開關速率,採用低K值電介質工藝,不僅提高了性能還降低了寄生電容。結構的改變,如增強的邏輯單元內部互連,可實現更強大的功能,而無需更多的功耗。StraTIx II更大的改變是採用了六輸入查找表(LUT)架構,能夠通過更有效的資源利用,實現更快速、低功耗的設計。 除常規的可重配置邏輯外,FPGA正不斷集成更多的專用電路。最先進的PLD就集成了專門的乘法器、DSP模塊、可變容量RAM模塊以及閃存等,這些專用電路為FPGA提供了更加高效的功能。總體上看,採用這些模塊節約了常規邏輯資源並增加了系統執行的速度,同時可以減少系統功耗。因此更高的邏輯效率也意味着能夠實現更小的器件設計,並進一步降低靜態功耗和系統成本。 不同供應商所提供的IP內核對於低功耗所起的作用各有側重。選擇正確的內核對高效設計至關重要,有的產品將注意力集中在空間、性能和功耗的平衡上。某些供應商提供的IP內核具有多種配置(如Altera的Nios II嵌入式處理器內核採用快速、標準和經濟等三種版本),用户可根據自己的設計進行選擇。例如,如果一個處理器在同一個存儲分區中進行多個不同調用,則採用帶板載緩存的Nios II/f就比從片外存儲器訪問數據的解決方案節約更多功耗。 如果用户能夠從多種I/O標準中進行選擇,則低壓和無端接(non-terminated)標準通常利於降低功耗,任何電壓的降低都會對功耗產生平方的效果。靜態功耗對於接口標準特別重要,當I/O緩衝器驅動一個高電平信號時,該I/O為外部端接電阻提供電壓源;而當其驅動低電平信號時,芯片所消耗的功率則來自外部電壓。差分I/O標準(如典型值為350 mV的低開關電壓LVDS)可提供更低的功耗、更佳的噪聲邊緣、更小的電磁干擾以及更佳的整體性能。 以上便是此次小編帶來的“功耗”相關內容,通過本文,希望大家對FPGA功耗具備一定的瞭解。如果你喜歡本文,不妨持續關注我們網站哦,小編將於後期帶來更多精彩內容。最後,十分感謝大家的閲讀,have a nice day!

    時間:2021-01-13 關鍵詞: 功耗 指數 FPGA

  • 如何優化FPGA功耗?低功耗FPGA的設計與實現

    如何優化FPGA功耗?低功耗FPGA的設計與實現

    功耗是所有設計中必須要考慮的事項,對於功耗,我們應當慎之又慎。在往期文章中,DAC功耗數據等內容有所闡述。為增進大家對功耗的認識程度,本文將介紹優化FPGA功耗的設計和實現。如果你對功耗相關內容具有興趣,不妨繼續往下閲讀哦。 為設計尋找“完美”FPGA 的重要性日漸升級,其中功耗已成為主要考慮因素。功耗管理在大部分應用中都非常關鍵。某些標準已為單卡或者單個系統設定了功耗上限。鑑於此,設計人員必須在設計過程中更早地對功耗問題加以考慮,一般來説應該從選擇 FPGA 開始。 減少 FPGA 的功耗可以降低供電電壓,簡化電源設計和散熱管理,降低對電源分配面的要求,從而簡化電路板設計。低功耗還可以延長電池壽命,提高系統的可靠性(運行温度較低的系統壽命更長)。 功耗挑戰 伴隨每一代工藝技術的問世,晶體管的尺寸可依照摩爾定律不斷縮小。但這種現象也會帶來副作用,即每個晶體管內的漏電流會增大,進而導致靜態功耗增大(未工作狀態下 FPGA 消耗的總電流增大)。FPGA 性能的提升會提高時鐘速率,使動態功耗上升。靜態功耗是晶體管漏電流造成的,動態功耗則取決於可編程邏輯和 I/O 的開關頻率。由於每一代 FPGA 的容量都在增大,會使兩種功耗不斷增加。更高的邏輯容量意味着每個器件會有更多漏電流和更多在更高速度下運行的晶體管。 鑑於這些問題的存在,設計人員必須在設計過程中儘早對電源和熱管理問題有更加清楚的認識。給器件加上散熱器並不足以解決這些問題。因此設計人員必須儘量減少設計中的邏輯用量。 首先來看幾點指南,有助於理解在設計過程各個階段應採取何種措施來降低FPGA的功耗。很明顯,在設計過程的初期徹底理解這些問題能帶來最大的收益。 圖 1 説明了包括 FPGA 選擇以及低功耗設計技巧在內的貫穿整個設計過程的不同設計點 系列工藝技術 在選擇 FPGA 的過程中, 應謹慎考慮工藝技術,它能幫助用户判斷器件的漏電流和性能。賽靈思 7 系列FPGA 採用 28 HPL (28nm 高性能低功耗)工藝,在提高性能的同時可顯著降低功耗(見第 41 期《賽靈思中國通訊》的封面故事)。選擇採用低漏電流的 HPL 工藝製造的器件,可以避免在FPGA 設計中使用複雜且成本高昂的靜態功耗管理方案。 儘管 28 HP 工藝 FPGA 的性能並沒有超越 7 系列的其它 FPGA,但其靜態功耗還不到競爭對手 FPGA 靜態功耗的一半,而且不會造成嚴重的漏電流問題。圖 2 顯示了 7 系列產品的全面降耗情況,整體功耗僅為上一代40nmFPGA 器件的一半。 設計人員可以在開發階段選擇較大的 FPGA,然後在生產過程中選擇較小的 FPGA。選擇較小的 FPGA 不僅可以降低成本,還能降低系統功耗。 所有 7 系列 FPGA 均採用統一的架構。這種統一架構便於在賽靈思 7 系列的不同 FPGA 器件之間方便地進行向上或向下遷移。如果需要從 Virtex®-6 或者 Spartan®-6 器件遷移至7 系列器件或者在 7 系列器件之間遷移,請參閲“7系列用户指南”(UG429)。 賽靈思堆疊硅片互聯技術 對較大的系統來説,設計人員一般會選擇多個 FPGA。這種架構往往需要在各個 FPGA 之間高速傳輸數據,這是一項複雜、困難的工作。選擇採用賽靈思堆疊硅片互聯技術製造的大型 7 系列 FPGA,比如 XC7V1500T 和XC7V2000T 器件,就可以避免這個問題。簡單地説,堆疊硅片互聯技術就是將多片芯片佈置在具有成千上萬連接關係的插入式結構中,用以製造統一的大型器件。堆疊硅片互聯技術的優勢之一在於,與採用標準單片電路的類似尺寸的器件相比,可顯著降低靜態功耗。 堆疊硅片互聯技術 (SSI) 還能大幅度降低 I/O 互聯功耗。與在電路板上佈置多塊 FPGA 的方法相比,SSI 技術有很大的優勢,其 I/O 互聯功耗比採用 I/O 和收發器構建的等效接口低 100 倍(帶寬/W)。功耗大幅下降是因為所有連接都構建在芯片上,無需功耗將信號驅動到片外,這樣可實現難以置信的高速度和低功耗。 電壓擴展增強選項 賽靈思 7 系列 FPGA 提供重要的電壓擴展選項。 7 系列 FPGA 為 -3L 和 -2L 器件提供擴展 (E) 温度範圍(0-100 攝氏度)。由於 28 HPL 工藝提供的餘量,-2LE 器件可在 1v 或 0.9v 下運行。這些器件被分別命名為 -2L (1.0V) 和 -2L(0.9V)。運行在 1.0V 下的 -2L 器件的速度性能與 -2I 和 -2C 器件相當,但靜態功耗顯著降低。運行在 0.9V 的 -2L 器件性能與 -1I和 -1C 器件相似,但靜態和動態功耗都有所下降。 僅僅將這些器件的電壓降低到0.9V 就可降低靜態功耗約 30%。降低電壓也會降低性能,但賽靈思根據速度和更加嚴格的漏電流規格對這些 -2L(0.9V) 器件進行篩選。這種篩選方法能夠使器件在最劣工藝條件下的功耗比標準速度等級器件的功耗降低 55%。 選擇 -2L 器件,用户還能進一步降低動態功耗。由於動態功耗與 VCCINT2成正比,VCCINT下降 10% 可帶來功耗20% 的降幅。 功耗估算工具 今天的市場上有豐富的工具可供設計人員選擇,用以在整個開發過程中評估 FPGA 設計的散熱和電源要求。圖 3是FPGA 開發過程中每個階段可供使用的賽靈思工具。 為降低功耗,用户必須盡一切可能減少設計中使用的邏輯數量。首先是使用專用的硬件模塊,而不是在 CLB 中實現相同的邏輯。 在設計初期,XPower EsTImator(XPE) 電子數據表能夠在初步設計和實施之前對功耗進行早期估測。XPE 可用於架構評估和器件選擇,幫助確定應用所需的合適的電源和散熱管理組件。 PlanAheadTM 軟件則用於估測設計電源在 RTL 級的分配情況。設計人員可以使用約束條件或者 GUI 來設定器件的運行環境、I/O 屬性和默認活躍度。PlanAhead 軟件隨即讀取 HDL 代碼,估算所需的設計資源,並對每種資源的運行狀態進行統計分析,得出功耗估算報告。由於能夠掌握有關設計意圖的更加詳細的信息,因此 RTL功耗估計器的準確性優於 XPE 電子數據表,但不及Xpower Analyzer 得出的後期佈局佈線分析結果準確。 Xpower Analyzer (XPA) 是一種專門用於分析佈局佈線設計功耗的工具。它採用全面綜合的GUI,可以對特定運行條件下的功耗和發熱量信息進行詳盡的分析。 用户可以在兩種不同視圖間切換,用以確認各種類型模塊(時鐘樹、邏輯、信號、IO 模塊、 BRAM 等硬 IP核或 DSP 模塊)的功耗或設計層級功耗。兩種視圖都能讓用户進行詳細的功耗分析。併為確定設計中最耗電的模塊或部件提供了一種非常有效的方法,從而簡化了功耗優化工作。 以上便是此次小編帶來的“功耗”相關內容,通過本文,希望大家對低功耗FPGA的設計與實現具備一定的瞭解。如果你喜歡本文,不妨持續關注我們網站哦,小編將於後期帶來更多精彩內容。最後,十分感謝大家的閲讀,have a nice day!

    時間:2021-01-13 關鍵詞: 功耗 指數 FPGA

  • BittWare 發佈採用英特爾® Agilex™ FPGA,並支持 oneAPI™ 統一軟件編程環境的 IA-840F

    BittWare 發佈採用英特爾® Agilex™ FPGA,並支持 oneAPI™ 統一軟件編程環境的 IA-840F

    美國新罕布什爾州康科德 – 2021年 1月 5 日 – Molex莫仕旗下的 BittWare 公司推出 IA-840F,這是公司第一種基於英特爾® Agilex™ 的 FPGA 卡,該卡的設計在每千瓦性能方面實現了重大的改進,適合下一代的數據中心、網絡及邊緣計算工作量使用。Agilex 的 FPGA 性能高出 40%,或者在功率方面至多可降低 40%,具體則與應用需求有關。BittWare 利用了 Agilex 芯片獨一無二的瓦式架構,針對形形色色的應用提供了雙 QSFP-DD (4×100G)、PCIe Gen4x16 及三個 MCIO 擴展端口,將 I/O 功能提升至最大程度。BittWare 還宣佈為英特爾的 oneAPI™ 提供支持,從而實現抽象的開發流程,在多個架構之間極大的簡化代碼的重用。 BittWare 公司市場副總裁 Craig Petrie 表示:“現代數據中心的工作量呈令人難以置信的多樣化趨勢,這就需要客户去實施一系列多種標量、矢量、矩陣及空間上的架構。IA-840F 確保客户可以快速而又方便的利用英特爾 Agilex FPGA 的各種高級功能。對於傾向於在抽象的層次上從事 FPGA 應用開發的客户,我們也在其中包含了對 oneAPI 的支持。這種新的統一軟件編程環境使客户可以利用單一的代碼庫來為 Agilex FPGA 編程,在多個架構上都達到原生高級語言的性能。” 新型的 IA-840F 提供各種企業級的功能特點與性能,包括: § 對英特爾 oneAPI 統一軟件編程環境的支持 § HDL 開發者工具包:API、PCIe 驅動、應用實例設計與自我故障診斷 § 精密的基板管理控制器 (BMC) § 熱冷卻選項:無源、有源或液體 § 為附加的 PCIe、存儲或網絡 I/O 提供多個擴展端口 為了簡化跨架構的開發工作,oneAPI 中包含了數據並行 C++ (Data Parallel C++) 這種直接編程語言,以及一系列適合基於 API 的編程的庫。數據並行 C++ 以 C++ 為基礎,整合了來自科納斯組織 (Khronos Group) 的 SYCL。這樣在多個架構之間可極大的簡化代碼的重用,與此同時還為加速器的定製調諧提供了便利。 英特爾可編程解決方案集團的產品副總裁 Patrick Dorsey 表示:“英特爾的 Agilex FPGA 以及包括 oneAPI 工具包在內的跨平台工具起到了示範的作用,使得這些最新的 FPGA 及其強大的功能操作起來更加方便 – 包括 eASIC 集成、HBM 集成、BFLOAT16、優化張量計算塊、Compute Express Link (CXL),以及 112 Gbps 的收發器數據速率,適合高速 1Ghz 計算解決方案及 400Gbps+ 連接解決方案使用。Agilex 平台和 oneAPI 工具可高度定製並採取了異構的設計,使 BittWare 的新型 IA-840F 加速卡之類的產品可以推動從邊緣到雲端的創新。” 首批 IA-840F 卡定於從 2021 年 2 季度起出貨。客户可從 BittWare 的 TeraBox 系列中以戴爾或 HPE 預集成服務器的形式採購新卡,提供三年綜合質保。每台 TeraBox 服務器在交貨時都預安裝了 FPGA 卡、操作系統、驅動程序及工具。

    時間:2021-01-05 關鍵詞: 英特爾 BittWare FPGA

  • GPU和FPGA有何關係?談一談GPU和FPGA

    GPU和FPGA有何關係?談一談GPU和FPGA

    GPU是圖形處理器,GPU在很多方面都有所應用,如手機、電腦等。前兩篇文章中,小編對GPU和顯卡的關係、GPU渲染等均有所介紹。為增進大家對GPU的認識,本文將對GPU和FPGA予以闡述,因為目前有很多人將二者進行對比。如果你對GPU具有興趣,不妨繼續往下閲讀哦。 從峯值性能來説,GPU(10Tflops)遠遠高於FPGA(<1TFlops)。GPU上面成千上萬個core同時跑在GHz的頻率上還是非常壯觀的,最新的GPU峯值性能可達10TFlops以上。GPU的架構經過仔細設計(例如使用深度流水線,reTIming等技巧),在電路實現上是基於標準單元庫而在criTIcal path上可以用手工定製電路,甚至在必要的情形下可以讓半導體fab依據設計需求微調工藝製程,因此可以讓許多core同時跑在非常高的頻率。相對而言,FPGA首先設計資源受到很大的限制,例如GPU如果想多加幾個core只要增加芯片面積就行,但FPGA一旦你型號選定了邏輯資源上限就確定了(浮點運算在FPGA裏會佔用很多資源)。而且,FPGA裏面的邏輯單元是基於SRAM-查找表,其性能會比GPU裏面的標準邏輯單元差好多。最後,FPGA的佈線資源也受限制(有些線必須要繞很遠),不像GPU這樣走ASIC flow可以隨意佈線,這也會限制性能。 除了芯片性能外,GPU相對於FPGA還有一個優勢就是內存接口。GPU的內存接口(傳統的GDDR,最近更是用上了HBM和HBM2)的帶寬遠好於FPGA的傳統DDR接口,而眾所周知服務器端機器學習算法需要頻繁訪問內存。 但是從靈活性來説,FPGA遠好於GPU。FPGA可以根據特定的應用去編程硬件(例如如果應用裏面的加法運算非常多就可以把大量的邏輯資源去實現加法器),但是GPU一旦設計完那就沒法改動了,沒法根據應用去調整硬件資源。目前機器學習大多數適合使用SIMD架構(即只需一條指令可以平行處理大量數據),因此用GPU很適合。但是有些應用是MISD(即單一數據需要用許多條指令平行處理,微軟在2014年ISCApaper裏面就舉了一個MISD用於並行提取feature的例子),這種情況下用FPGA做一個MISD的架構就會比GPU有優勢。不過FPGA的編程對於程序員來説並不容易,所以為了能讓機器學習程序員能方便地使用FPGA往往還需要在FPGA公司提供的編譯器基礎上進行二次開發,這些都是隻有大公司才能做。 FPGA實現的機器學習加速器在架構上可以根據特定應用優化所以比GPU有優勢,但是GPU的運行速度(>1GHz)相比FPGA有優勢(~200MHz)。 所以,對於平均性能,看的就是FPGA加速器架構上的優勢是否能彌補運行速度上的劣勢。如果FPGA上的架構優化可以帶來相比GPU架構兩到三個數量級的優勢,那麼FPGA在平均性能上會好於GPU。例如,百度在HotChips上發佈的paper顯示,GPU的平均性能相比FPGA在矩陣運算等標準batchdataSIMDbench上遠好於FPGA;但是在處理服務器端的少量多次處理請求(即頻繁請求但每次請求的數據量和計算量都不大)的場合下,平均性能會比GPU更好。 功耗方面,雖然GPU的功耗(200W)遠大於FPGA的功耗(10W),但是如果要比較功耗應該比較在執行效率相同時需要的功耗。如果FPGA的架構優化能做到很好以致於一塊FPGA的平均性能能接近一塊GPU,那麼FPGA方案的總功耗遠小於GPU,散熱問題可以大大減輕。反之,如果需要二十塊FPGA才能實現一塊GPU的平均性能,那麼FPGA在功耗方面並沒有優勢。 能效比的比較也是類似,能效指的是完成程序執行消耗的能量,而能量消耗等於功耗乘以程序執行的時間。雖然GPU的功耗遠大於FPGA的功耗,但是如果FPGA執行相同程序需要的時間比GPU長几十倍,那FPGA在能效比上就沒有優勢了;反之如果FPGA上實現的硬件架構優化得很適合特定的機器學習應用,執行算法所需的時間僅僅是GPU的幾倍或甚至於接近GPU,那麼FPGA的能效比就會比GPU強。 以上便是此次小編帶來的“GPU”相關內容,通過本文,希望大家對GPU和FPGA具備一定的瞭解。如果你喜歡本文,不妨持續關注我們網站哦,小編將於後期帶來更多精彩內容。最後,十分感謝大家的閲讀,have a nice day!

    時間:2021-01-05 關鍵詞: GPU 指數 FPGA

  • 如何用FPGA解一道初中數學題

    前幾天和同事聊天,他説他上初中的兒子做出了一道很難的數學題,想考考我們這些大學生看能不能做得出來? 題目很簡單: 數學題目 大家先嚐試做一下?我沒想出怎麼算的,只是用排除法確定了a和b的範圍,然後再逐個嘗試。 1.對4361進行開方計算,得到結果最大為66,則a,b的值均小於等於66。 2.對4361/2進行開方計算,則得到結果為46,則a,b兩者,一個是1-46,一個是46-66之間的數。 3.由平方和4361末尾為1,再根據整數平方和的幾種可能,計算出僅有0+1和5+6這兩種可能,而且平方之後的個位數為0/1/5/6,這樣就進一步縮小了範圍,通過多次計算嘗試可以得出結果。 不過我懶得算了,就簡單寫了個C語言程序,計算出了結果: #include #include #include int main(void) { int num; int a, b, n; int result; int sqr; printf("please enter a number:");//4361 scanf("%d", &num); printf("input num: %d\n", num);     sqr = sqrt(num); for(a = 1; a 

    時間:2020-12-29 關鍵詞: 數學 FPGA

  • 現場可編程邏輯門陣列(FPGA)賦能下一代通信和網絡解決方案

    現場可編程邏輯門陣列(FPGA)賦能下一代通信和網絡解決方案

    本文概要 瞭解網絡基礎設施功能迅速增長的一種便捷方法是回顧一下過去四十年的發展歷程(如下圖所示)。蜂窩網絡技術的創新,加上新型的數據存儲和搜索技術,正在轉變行業的發展模式。創新的技術不僅為公司和個人提供了全新的應用場景,也使他們去認真思考如何利用那些原本不屬於其產品組合的技術。也許最能説明問題的變化的是新的商業模式導致了價值從基礎設施轉向了服務。 聯網設備正在從2G向5G演進,以支持移動應用的爆發,併為不斷增長的用户羣擴展連接。一個日趨成熟的行業需要一種具有競爭力的商業模式,而這種模式可以被詮釋為優化帶寬管理。據估計,到2023年,聯網設備的數量將超過全球人口的三倍(如圖1所示)。 圖1:網絡基礎設施的演進 Voice calls: 語音通話 Analog: 模擬 9 years: 9年 Texting: 發送短信 10 years: 10年 Emails: 電子郵件 Low-Res Video: 低分辨率視頻 Mobile Broadband:移動寬帶 IoT: 物聯網 Smart Cities: 智慧城市 Connected Car: 聯網汽車 Telemedicine: 遠程醫療 VR/AR: 虛擬現實/增強現實 AI/ML: 人工智能/機器學習 Cloud Gaming: 雲遊戲 圖2:全球移動設備和連接增長(來源:思科) Billions of Devices or Connections: 數十億的設備或連接 3G and Below (55.3%, 29.0%): 3G及以下(55.3%,29.0%) LPWA (2.5%, 14.4%): 低功耗廣域技術(2.5%,14.4%) 注:此圖表包括M2M。LPWA包括蜂窩LPWA(例如NB-IoT)和非蜂窩LPWA(例如LoRa) *數據(n)為2018 - 2023年網絡連接類型份額 5G的興起和數據中心的重構將更好和更多地集成和應用加速技術,這給通信和網絡設計人員帶來了巨大的壓力,要求他們去打造每秒可處理和轉發萬億字節數據的系統。這些新的系統不僅必須要具備高度可靠性,而且還需要滿足人類思維級別的響應時間,以確保嚴格的性能保證(如圖3所示),這就需要全新的架構。 儘管可編程邏輯提供了最佳的功能組合,以支持新一代通信和網絡系統的複雜需求,但是傳統的可編程芯片產品無法滿足這些需求。為了平衡片上的處理、互連和外部I / O,必須對整個FPGA架構進行重新考慮。需要最先進的片上網絡(NoC)和總線佈線能力,來實現所需的帶寬和性能。集成的NoC是唯一可行的方法來構建可支持高效計算、巨大數據吞吐量和深度內存層次結構的系統。大規模的並行性與FPGA獨特的卸載和加速功能相結合,以實現單位功耗可實現的最高的性能和最高的性價比。 圖3:5G性能指標 Quantifying the performance benefits of 5G 量化5G的性能優勢 10XDecrease in latency: Delivering latency as low as 1 millisecond 延遲降低10倍:提供低至1毫秒的延遲 10XConnection density: Enabling more efficient signaling for IoT connectivity 10倍的連接密度:為物聯網連接提供更高效的信令服務 3XSpectrum efficiency:Achieving even more bits per hertz with advanced antenna techniques 3倍的頻譜效率:藉助先進的天線技術來實現更高的比特/赫茲比率 10XExperienced throughput: Bringing more uniform, multi-Gbps peak rates 10倍的可體驗吞吐量:帶來更均勻的、多Gbps的峯值速率 100XTraffic capacity: Driving network hyperdensification with more small cells everywhere 100倍的數據流容量:通過遍佈各地的更多小基站來推動網絡超高密集化 100XNetwork efficiency: Optimizing network energy consumption with more efficient processing 100倍的網絡效率:通過更高效的處理方式來優化網絡能耗 不斷變化的網絡技術格局 對由高帶寬連接提供的先進服務的需求正在重塑通信和網絡領域。數據中心、邊緣系統和接入設備中的新型應用正在推動對傳輸海量數據的需求,但同時又要滿足嚴格的延遲要求。FPGA正在成為所有實際網絡的核心,如下面的圖4所示。 圖4:各種實際網絡中的FPGA 例如,為了支持諸如增強現實和機器人控制等應用,與之前的蜂窩無線通信技術相比,5G基站及其背後的網絡設備必須保證極低的延遲。這項要求同時還與對更高的每用户吞吐量需求相伴而來,因而它們利用了多種不同的技術,包括多天線、波束成形以及作為網絡密集化進程的一部分而增加使用的小基站。所有這些因素都導致了在集中式基帶單元中進行更密集的處理,這些基帶單元通過光纖鏈路與多個遠程射頻單元進行協同。 智能網卡(SmartNIC)的興起 運營商已經採用了諸如軟件驅動網絡(SDN)和網絡功能虛擬化(NFV)等技術來提高其系統的響應能力。為了運行這些服務,數據中心所有者正在為其服務器添加智能網卡(SmartNIC),以便將許多網絡功能有效地卸載到加速器上。 智能網卡能夠處理傳入和傳出服務器的大部分數據流,只有在需要處理異常情況時,才會請求核心服務器上的處理器來提供幫助。藉助足夠的加速功能,此類智能網卡能夠以線速度執行一系列服務。這些服務範圍從對傳輸中的數據進行壓縮到詳細的數據流控制,再到能夠檢測異常和可能的安全漏洞的深度數據包檢查應用。隨着智能網卡技術的成熟,正在考慮引入諸如機器學習等越來越先進的功能,以最大程度地發揮數據流和數據包分析的潛力。下面的圖5顯示了智能網卡的一些功能。 圖5:智能網卡功能原理圖 對傳輸高速數據和快速響應不斷變化的條件的需求,要求系統能夠同時處理高吞吐量和低延遲。在傳統的架構中,很難同時滿足這兩個要求。現在,基於微處理器的架構集成了高度並行化的流水線,能夠處理高帶寬數據。但由於需要不斷地將數據從複雜的內存體系結構中傳入和傳出,結果使得確保低延遲變得極其困難。即使藉助於專用的卸載處理器,智能網卡也面臨着由不斷增加的數據速率和延遲要求所帶來的挑戰。 應對智能網卡設計的挑戰 在傳統的FPGA架構中,用户需要設計電路來連接加速器,從而導致不理想的佈局和佈線。更新的FPGA架構使用了一種網絡,在邏輯陣列內的處理單元與各種片上高速接口和內存端口之間傳輸數據(如下面的圖6所示)。 圖6:在傳統的FPGA架構中連接加速器 Status Control: 狀態控制 Parameters: 參數 Accelerator: 加速器 Address decode and routing: 地址解碼和佈線 Back pressure: 背壓 Request arbitration: 請求仲裁 Response arbitration: 響應仲裁 Response back pressure: 響應背壓 Response routing: 響應佈線 圖7:先進的FPGA減少了所需電路的數量 硬連線架構極大地改善了處理的延遲和能效,但是缺乏應對需求變化的靈活性。對於數據壓縮和加密等應用,數據中心運營商希望能夠接納算法的改進,並更加容易地應對不斷變化的威脅態勢。對加速器進行(重新)編程以適應這些變化的能力是一個關鍵的需求。一種能夠實現這種重新編程的方法是通過部分重新配置,利用內置的地址轉換表來簡化實現(如下面的圖8所示)。 圖8:Speedster7t器件中的地址轉換表 Memory Space: 存儲空間 一種可編程邏輯架構為實現靈活的控制和數據流結構提供了堅實的基礎,從而可以為諸如數據包處理等多種通信操作提供高吞吐量。但是其他FPGA架構中的傳統方法仍然受到了許多限制,難以達到下一代5G和數據中心網絡設備所需的性能等級。 Achronix Speedster7t系列FPGA通過一種平衡的架構克服了這些限制,其結果是在計算密度和數據傳輸能力上都有重大改進。 Speedster7t系列中的第一款FPGA器件AC7t1500提供了一系列高速接口,包括可分段(fracturable)以太網控制器(支持高達400G的速率)、PCI Gen 5端口和多達32個SerDes通道,其速率高達112 Gbps。AC7t1500器件是首款部署多通道GDDR6存儲器接口的FPGA,它滿足了需要高速緩存海量數據和存儲大型查找表的通信系統的需求。除了可編程邏輯架構採用的面向位(bit-oriented)的佈線結構外,這些外圍設備還通過一個智能二維片上網絡(NoC)進行互連。因此,Speedster7t FPGA是第一款能夠實現太比特以太網(TbE)交換功能的器件,對於數據中心、網絡和電信基礎設施提供商來説,這是一項關鍵的賦能技術。 這種架構使得網絡設計再向前更進一步成為了可能。例如,它集成的面向矩陣的算術單元可實現網絡內機器學習。使用諸如深度學習或更簡單的統計技術等技術,網絡設備可以分析數據流量模式,以觀察和增強通過網絡的數據包流量,並對不斷變化的情況作出快速反應。 針對性能而優化的Speedster7t架構 在通信和網絡中,對任何FPGA的關鍵要求是支持最新協議的密集I / O需求。Speedster7t系列FPGA通過在器件的I / O環中實現的全套硬件I / O控制器來滿足了這一需求,包括400G以太網、PCI Gen 5和GDDR6接口。 為了避免由於需要將一些核心功能置入可編程邏輯而造成的瓶頸,Speedster7t FPGA提供了完整的400 Gbps以太網MAC。這些MAC處理前向糾錯(FEC),支持400G配置的4×100G和8×50G選項。但是要充分利用這些功能,FPGA架構還需要更多的東西 —— 一個能釋放其全部性能的互連框架。 通常來講,FPGA已經使用了通過可編程互連來實現的超寬總線,以使高速串行通道與內核中可編程邏輯的處理能力相匹配。互連矩陣的可任意編程性質限制了數據在邏輯模塊之間的傳輸速度。為了彌補這種速度上的代價,從事網絡類設計的FPGA用户經常採用極寬的總線——通常寬達1024位——這些總線是由面向位的互連矩陣匯聚合成。例如,在傳統的FPGA架構中,為實現400Gbps所需的總線寬度將需要2048位(運行速率為642MHz),或1024位(運行速率為724MHz)。如此寬的總線難以佈線,因為它們會消耗FPGA架構內大量的佈線資源。其結果是,即使在最先進的FPGA中,也不太可能用所需的時鐘速率來處理輸入數據並實現時序收斂。 Speedster7t架構通過提供一個聚合帶寬可高達20 Tbps的多級NoC層級化結構,消除了由於需要將高速I/O通道直接連接到以較低時鐘速率運行的可編程邏輯所造成的瓶頸。與採用FPGA邏輯陣列實現互連方式相比,NoC不僅在速度上有了巨大的提升,而且NoC還能夠在不消耗任何FPGA可編程資源的情況下傳輸大量的數據。內部NoC不僅提供了更高的帶寬,Speedster7t系列FPGA中的智能連接機制還簡化了將數據從NoC端口傳輸到邏輯陣列中的任務。 NoC有兩個主要部分。NoC的外部設備部分負責PCIe Gen 5接口、內存控制器和核心FPGA邏輯陣列之間的數據傳輸。NoC的另一部分由在FPGA結構頂部運行的行和列組成。NoC提供雙向的、256位寬的水平和垂直通道,這些通道在可編程集羣之間運行。每個NoC行或列可以同時在相反方向上以512 Gbps的速率處理數據流。為了最大限度地利用基礎架構及其在Speedster7t器件上快速分發數據的能力,NoC還直接連接到片上400G以太網控制器,並採用智能數據流分配策略,通過易於實現的256位寬接口,沿NoC通道將數據流劃分為並行的可編程邏輯集羣組。 NoC數據模式 為了實現400 Gbps的性能,設計人員可以使用一種稱為數據包模式的全新處理模式,在這種模式下,傳入以太網的數據流被重新排列(如圖9所示)成四個較小的32字節的數據包。這些數據包在四條獨立的256位總線上以506MHz的頻率運行。這種模式的優點包括:當數據包結束時,浪費的字節更少;並且數據可以並行傳輸(前後相接),而不是必須等到在第一個數據包完成傳輸後才開始第二個數據包的傳輸。 對於運行在分組化數據上的典型網絡應用,每個模塊可以對其接收到的數據包報頭進行分類和標記,並通過調用NoC接口的服務來連接片外GDDR6或DDR4存儲器,將不需要進一步處理的工作負載卸載到外部存儲器的緩衝區存儲。對每個數據包的處理完成後,通過NoC引導來自外部和內部緩衝區的數據流,將必要的數據傳送到相關的以太網出口端口。因此,許多操作並不需要調用FPGA邏輯陣列中的資源,並且可以充分利用NoC和以太網端口之間的直接連接。 圖9:數據包模式(Packet Mode)下的數據總線重新排列 圖10:使用數據包模式(Packet Mode)的400 Gbps以太網 通過NoC通道的數據分發也可以採用非數據包化的模式來完成,以支持目前在以太網上使用的、儘可能多樣化的協議,例如5G系統中的eCPRI,並幫助設計人員避免在邏輯架構中不得已去創建超寬總線。 高速存儲接口 Speedster7t的架構師對存儲接口的選擇反映了以太網和NoC連接可提供的巨大容量。一種可能的方法是在一系列設計中採用即將推出的HBM2接口。儘管這樣的接口可以提供所需的性能水平,但HBM2價格昂貴,這將迫使客户去等待必要的組件和集成技術的出現。 與此不同,Speedster7t系列則採用了GDDR6標準,該標準為當今片外存儲器提供了最高的性能。Speedster7t FPGA是市場上首款支持該接口的器件,每個片上GDDR6內存控制器可維持512 Gbps的帶寬。在單個AC7t1500器件中最多可帶有8個GDDR6控制器,使總的內存帶寬可達到4 Tbps。 對PCIe Gen 5的支持 除了以太網和存儲控制器,Speedster7t FPGA上提供的對PCIe Gen 5的支持還能夠與主機處理器緊密集成,以支持諸如sidecar智能網卡(SmartNIC)設計等高性能加速器應用。PCI Gen 5控制器使其能夠讀取和寫入存儲在FPGA內存層級結構中的數據,包括許多位於邏輯架構內的塊RAM,以及連接到FPGA存儲控制器的外部GDDR6和DDR4 SRAM設備。在FPGA邏輯陣列中實例化的數據傳輸控制器(例如DMA引擎),可以類似地通過PCIe Gen 5總線訪問與主機處理器共享的內存,而無需消耗FPGA邏輯陣列內的任何資源即可實現這種高帶寬連接,並且設計時間幾乎為零。用户只需要啓用PCIe和GDDR6接口,就可以通過NoC發送事務數據。 下面的圖11展示了PCIe子系統與任何GDDR6或DDR4存儲接口之間的直接連接。 圖11:無需消耗FPGA邏輯陣列即可實現PCIe和GDDR6之間的數據傳輸 112-Gbps SerDes AC7t1500器件搭載了400G以太網通道用於物理層訪問,該器件可提供多達32個高速SerDes通道,它們可用於需要數據速率高達112 Gbps的其他標準,並完全支持PAM4信令。這些SerDes通道支持器件間實現極短距離(XSR)和超短距離(USR)通道,事實證明這些通道對一系列通信系統都非常重要。SerDes實現方式的靈活性加上對各種以太網速度的支持(因為已集成了一個可分解型控制器)為設計提供了現成可用的支持,這些設計將能夠與任何規劃的CPRI和eCPRI格式(用於5G前端傳輸設計)一起使用。 機器學習處理器 對於計算密集型任務,在Speedster7t FPGA上部署的Speedster7t機器學習處理器(MLP)是靈活的且可分解的算術單元。MLP是高密度乘法器陣列,帶有支持多種數字格式的浮點和整數MAC模塊。MLP帶有集成的內存塊,可以在不使用FPGA資源的情況下執行操作數和內存級聯功能。MLP適用於一系列矩陣數學運算,從5G無線電控制器的波束成形計算到加速深度學習應用,諸如數據流模式和數據包內容分析。 圖12:機器學習處理器原理框圖 結論 從5G網絡的邊緣到數據中心內部的交換機,通信和網絡系統對芯片的功能帶來了極大的壓力,以支持其所需的計算能力和數據傳輸速率。傳統的可編程邏輯為這些系統提供了靈活性和速率的最佳組合,但是近年來卻因以太網等協議的速度提高到100G和400G而面臨新挑戰。Speedster7t架構通過採用創新的、多層級片上網絡,使數據能夠在器件周圍輕鬆傳輸,而不影響FPGA的邏輯陣列,從而充分保障所有已集成在內的全球最先進的I / O接口,諸如400G以太網、GDDR6和PCI Gen 5,以支持充分發揮核心的可編程邏輯結構的潛在能力。 Achronix Speedster7t系列採用了一種藉助於NoC技術的創新架構,並充分利用了7nm技術來部署各種現有可用的、性能最高的控制器,提供了其他FPGA器件迄今為止所缺少的要素。基於Speedster7t FPGA的設計可以接收來自多個高速數據源的巨量數據,並將這些數據分發到可編程的片上算法和處理單元,然後以儘可能低的延遲來獲得這些結果。由此帶來的是一種創新的FPGA架構,可以支持目前正在設計的下一代5G、軟件定義網絡和數據中心繫統。Speedster7t FPGA現在可以推動通信和網絡應用向新一代發展。 版權所有©2020 Achronix半導體公司保留所有權利。Achronix、Speedcore、Speedster和ACE是Achronix半導體公司在美國和/或其他國家/地區的商標。所有其他商標均為其各自所有者的財產。所有規格如有更改,恕不另行通知。 免責聲明 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    時間:2020-12-16 關鍵詞: 網絡 5G FPGA

  • 低功耗成為標配,三分鐘瞭解FPGA低功耗設計技巧

    低功耗成為標配,三分鐘瞭解FPGA低功耗設計技巧

    對於研發人員而言,大家總是在追求低功耗設計。採用低功耗設計,無疑是能夠帶來諸多好處。為幫助大家瞭解如何降低功耗,本文中,小編將對降低FPGA功耗的設計技巧加以闡述。如果你對功耗、低功耗以及相關內容具有興趣,不妨繼續往下閲讀哦。 新一代 FPGA的速度變得越來越快,密度變得越來越高,邏輯資源也越來越多。那麼如何才能確保功耗不隨這些一起增加呢?很多設計抉擇可以影響系統的功耗,這些抉擇包括從顯見的器件選擇到細小的基於使用頻率的狀態機值的選擇等。 為了更好地理解本文將要討論的設計技巧為什麼能夠節省功耗,我們先對功耗做一個簡單介紹。 功耗包含兩個因素:動態功耗和靜態功耗。動態功耗是指對器件內的容性負載充放電所需的功耗。它很大程度上取決於頻率、電壓和負載。這三個變量中的每個變量均在您的某種控制之下。 動態功耗 = 電容×電壓2×頻率 靜態功耗是指由器件中所有晶體管的泄漏電流(源極到漏極以及柵極泄漏,常常集中為靜止電流)引起的功耗,以及任何其他恆定功耗需求之和。泄漏電流很大程度上取決於結温和晶體管尺寸。 恆定功耗需求包括因終接(如上拉電阻)而造成的電流泄漏。沒有多少措施可以採用來影響泄漏,但恆定功耗可以得到控制。 儘早考慮功耗 您在設計的早期階段做出的功耗決定影響最大。決定採用什麼元件對功耗具有重大意義,而在時鐘上插入一個 BUFGMUX 則影響甚微。對功耗的考慮越早越好。 恰當的元件 並不是所有元件都具有相同的靜止功耗。根據普遍規則,器件工藝技術尺寸越小,泄漏功耗越大。但並不是所有工藝技術都一樣。例如,對於 90 nm 技術來説,Virtex-4 器件與其他 90 nm FPGA 技術之間在靜止功耗方面存在顯著差異, 然而,在靜止功耗隨工藝技術縮小而增加的同時,動態功耗卻隨之減小,這是由於較小的工藝有着更低的電壓和電容。考慮好哪種功耗對你的設計影響更大——待機(靜止)功耗還是動態功耗。 除通用切片邏輯單元外,所有Xilinx器件都具有專門邏輯。其形式有塊 RAM、18×18 乘法器、DSP48 塊、SRL16s,以及其他邏輯。這不僅在於專門邏輯具有更高的性能,還在於它們具有更低的密度,因而對於相同的操作可以消耗較少的功率。評估您的器件選項時,請考慮專門邏輯的類型和數量。 選擇適當的 I/O 標準也可以節省功耗。這些都是簡單的決定,如選擇最低的驅動強度或較低的電壓標準。當系統速度要求使用高功率 I/O 標準時,計劃一個缺省狀態以降低功耗。有的 I/O 標準(如 GTL/+)需要使用一個上拉電阻才能正常工作。因此如果該 I/O 的缺省狀態為高電平而不是低電平,就可以節省通過該終接電阻的直流功耗。對於 GTL+,將50Ω終接電阻的適當缺省狀態設置為 1.5V,可使每個 I/O 節省功耗 30 mA。 數據使能 當總線上的數據與寄存器相關時,經常使用片選或時鐘使能邏輯來控制寄存器的使能。進一步來説,儘早對該邏輯進行“數據使能”,以阻止數據總線與時鐘使能寄存器組合邏輯之間不必要的轉換,如圖 1 所示。紅色波形表示原設計;綠色波形表示修改後的設計。 另一種選擇是在電路板上而不是在芯片上進行這種“數據使能”。以儘可能減小處理器時鐘週期。此概念是使用 CPLD 從處理器卸載簡單任務,以便使其更長時間地處於待機模式。 讓我們來看一個在狀態 7 和狀態 8 之間頻繁進行狀態轉換的狀態機。如果您為該狀態機選擇二進制編碼,將意味着對於每次狀態 7 和狀態 8 之間的狀態轉換,將有四位需要改變狀態,如表 1 所示。如果狀態機採用格雷碼而不是二進制碼來設計,則這兩個狀態之間的轉移所需的邏輯轉換的數量將降至僅一位。另外,如果將狀態 7 和 8 分別編碼為 0010 和 0011,也可以達到同樣的效果。 時鐘管理 在一個設計的所有吸收功耗的信號當中,時鐘是罪魁禍首。雖然一個時鐘可能運行在 100 MHz,但從該時鐘派生出的信號卻通常運行在主時鐘頻率的較小分量(通常為 12% ~ 15%)。此外,時鐘的扇出一般也比較高——這兩個因素顯示,為了降低功耗,應當認真研究時鐘。 如果設計的某個部分可以處於非活動狀態,則可以考慮使用一個 BUFG-MUX 來禁止時鐘樹翻轉,而不是使用時鐘使能。時鐘使能將阻止寄存器進行不必要的翻轉,但時鐘樹仍然會翻轉,消耗功率。不過採用時鐘使能總比什麼措施也沒有強。 隔離時鐘以使用最少數量的信號區。不使用的時鐘樹信號區不會翻轉,從而降低該時鐘網絡的負載。仔細布局可以在不影響實際設計的情況下達到此目標。 對 FPGA 顯然也可以使用同一概念。雖然 FPGA 不一定擁有待機模式,但使用一個 CPLD 中途欄截總線數據並有選擇地將數據饋送到 FPGA 也可以省去不必要的輸入轉換。 CoolRunner-II CPLD 包含一種稱為“數據門控”的功能,可以禁止引腳上的邏輯轉換到達 CPLD 的內部邏輯。該數據門控使能可通過片上邏輯或引腳來控制。 狀態機設計 根據預測的下一狀態條件列舉狀態機,並選擇常態之間轉換位較少的狀態值。這樣,您就能夠儘可能減少狀態機網絡的轉換量(頻率)。確定常態轉換和選擇適當的狀態值,是降低功耗且對設計影響較小的一種簡單方法。編碼形式越簡單(一位有效編碼或格雷碼),使用的解碼邏輯也會越少。 功耗估算工具 賽靈思提供了兩種形式的功耗估算工具:一種叫做 Web Power Tools 的設計前工具和一種叫做 Xpower 的設計後工具。利用它,您可以僅憑設計利用率估計就能獲得功耗評估,而無需實際設計文件。 XPower 是一種設計後工具,用於分析實際器件利用率,並結合實際的適配後 (post-fit) 仿真數據(VCD 文件格式),給出實際功耗數據。利用 Xpower,您可以在完全不接觸芯片的情況下分析設計改變對總功耗的影響。 基於 Web 的功耗工具 基於 Web 的功耗估計是在設計流程的早期獲得器件功耗情況的最快捷和最方便的方法。這些工具每個季度都會發布新版本,因此信息總是最新的,且不需要安裝或下載,只需要擁有互聯網連接和 Web 瀏覽器即可。您可以指定設計參數並保存和加載設計設置,免去了通過交互使用重新輸入設計參數的麻煩。只要有對設計行為的估計並選定目標器件即可開始。 Xpower:集成的設計專用功耗分析 Xpower 是所有 Xilinx ISE設計工具的一個免費組件,您可以利用它對您的基於設計的功耗需求進行詳細得多的估計。XPower 是在映射或佈局和佈線後設計的基礎上對器件功耗進行估計的。 對於成熟的投產的 FPGA 和 CPLD,XPower 計算出的功耗估計的平均設計批量誤差 (suite error) 小於 10%。它將把器件數據與您的設計文件結合起來綜合考慮,並按照您的專門設計信息給出估計器件功耗的高精度報告。 XPower直接集成在 ISE 軟件中,可提供層次化的詳細的功耗顯示、詳細的總結報告和功耗嚮導,即使是新用户也可輕易上手。XPower 可接受仿真的設計活動數據,並可以 GUI 模式和批處理模式運行。 XPower 將考慮設計中的每個網絡和邏輯元素。ISE 設計文件提供準確的資源使用情況;XPower 交叉參考佈線信息以及特性化電容數據。於是物理資源針對電容進行特性化。設計特性化將對新器件持續進行,以給出最精確的結果。Xpower 使用了網絡翻轉速率和輸出負載。然後 XPower 計算功耗和結温,還可以顯示單個網絡的功耗數據。 以上便是此次小編帶來的“功耗”相關內容,通過本文,希望大家對FPGA低功耗設計具備一定的瞭解。如果你喜歡本文,不妨持續關注我們網站哦,小編將於後期帶來更多精彩內容。最後,十分感謝大家的閲讀,have a nice day!

    時間:2020-12-11 關鍵詞: 功耗 指數 FPGA

  • Xilinx 宣佈收購峯科計算,進一步提高軟件可編程性並擴大開發者社區

    2020 年 12 月 2日,中國北京 —— 賽靈思公司(Xilinx, Inc.)今天宣佈已收購峯科計算解決方案公司( Falcon Computing Solutions ),這是一家為軟件應用的硬件加速提供高層次綜合( HLS )編譯器優化技術的領先私人控股公司。此次收購將通過自動化硬件感知優化增強賽靈思 Vitis™ 統一軟件平台,進一步降低軟件開發者應用自適應計算的門檻。 通過將 Falcon的創新編譯器技術集成到 Vitis 平台上,軟件開發者無需掌握硬件專業知識就能加速 C++ 應用。而藉助 Falcon 的源代碼轉換功能,應用開發者無需對其代碼進行調整或是額外添加架構專用編程指令,就能輕鬆實現顯著的硬件加速。 賽靈思執行副總裁兼數據中心事業部總經理 Salil Raje 表示:“對自適應計算不斷增長的需求,正逐漸開啓數據中心和嵌入式應用廣泛採用 FPGA 的新時代。Falcon的創新編譯器技術和高度專業化的編譯器團隊將提供關鍵的專業知識,助力進一步提高軟件編程能力,並將自適應計算的眾多優勢帶給更多開發者。” Falcon 聯合創始人兼董事長叢京生( Jason Cong )博士表示:“我們的編譯器技術能夠讓軟件開發者無需瞭解 FPGA 硬件架構,就能輕鬆實現超越 CPU 一個數量級的加速。這是因為我們的編譯器具備高度自動化特性,可優化片外數據傳輸、片上數據複用、內存分區、並行與流水線型計算加速。這種類似於 Open-MP 的單一源代碼編程風格,對於眾多 C/C++ 軟件開發者而言十分友好,特別是對於那些來自高性能計算和嵌入式系統社區的開發者。” Falcon 由叢京生博士於 2014 年聯合創立。叢博士是加州大學洛杉磯分校計算機科學系沃爾根諾( Volgenau )卓越工程學院主席、特定域計算中心主任、ACM 和 IEEE 研究員以及國家工程學院院士。Falcon 深耕於學術與研究,始終處於新一輪 FPGA 採用浪潮的前沿。此外,叢博士聯合創立的 AutoESL (現為 Vitis HLS )由賽靈思於 2010 年收購, Neptune Design Automation (現在隸屬於 Vivado® )由賽靈思於 2013 年收購。Falcon總部位於加州洛杉磯,致力於為美國和中國的企業客户和學術機構提供服務。 Falcon的詳細財務狀況和本次收購的條款尚未披露。

    時間:2020-12-02 關鍵詞: SoC 賽靈思 FPGA

  • 醫療設備中,FPGA扮演什麼角色?

    出品 21ic中國電子網 付斌 網站:21ic.com FPGA(現場可編輯門陣列)作為賽靈思(Xilinx)的一項重要發明,以其可編程和靈活性著稱。起初,FPGA只是用來仿真ASIC,再進行掩碼處理和批量製造使用。不過ASIC相比FPGA來説明顯在定製化上要求過高,流片量過小情況下成本反而更高,因此兩者毫不衝突地“各司其職”。而後,隨着加速器的出現和算力提升,目前已成為與GPU齊名的並行計算器件。 如今,FPGA已進發數據中心領域,相比CPU和GPU,FPGA所需器件更少,功耗也更優。賽靈思依靠其“數據中心優先”、“加速核心市場發展”、“驅動自適應計算”的三大戰略加持下,使其ACAP平台和Alveo加速卡在數據中心市場極具競爭力。 除此之外,賽靈思曾為筆者展示過其雲服務商領域的“一體化SmartNIC平台”、消費領域的“FPGA TCON”方案、工業領域的Zynq SoC系列方案。 實際上,根據賽靈思透露,醫療領域已佔據賽靈思營收非常重要的比重,並且一直在11%-15%的速度增長。那麼賽靈思是依靠什麼FPGA產品佔據的醫療市場,FPGA器件在醫療設備中扮演什麼角色? 日前,賽靈思為記者介紹了近期在醫療科學和醫療設備方面的成果,21ic中國電子網記者受邀參加此次採訪。 FPGA器件能用在什麼地方 信息顯示,全球人均醫療支出每年都在增長,隨着人口老齡化加劇,消費者對醫療條件和醫療成本都有着極高的預期。另一方面,隨着疫情的爆發,市場對病情的及早發現和診斷的快速分析有了更高的要求,這就需要醫療器械成本的進一步降低和算力的提升。 FPGA器件自身擁有可編程特性,藉助這種優勢,可避免ASIC器件前期高昂的一次性工程費用,消除最低訂單數量和多芯片迭代風險和損失。醫療行業本身是與科技發展聯繫最為緊密的行業之一,伴隨FPGA器件的不斷迭代升級,更多新設備出現,引領了新的治療方法、治療途徑、治療理念的改變。 賽靈思醫療科學全球業務市場負責人Subh Bhattacharya 根據Subh Bhattacharya的介紹,賽靈思的FPGA器件在醫療領域的應用主要分為三類:臨牀、醫療成像和診斷分析。 01 臨牀環境 臨牀設備數量大種類多,因此需要靈活性極強的FPGA。需要注意的是,部分設備直接影響患者生命安全,對啓動速度、安全穩定性、時延要求極高;部分設備在便攜性上則有一定要求,對功耗、小尺寸有很大需求。 根據Subh的介紹,在臨牀方面,賽靈思的Zynq UltraScale+ MPSoC(下文簡稱為“ZU+ MPSoC”)是一個高度集成的平台,集成多個處理器,擁有可編程邏輯,此外還集成了信息安全和功能安全功能。Subh強調,這個技術平台的強大功能和性能非常適合在臨牀環境應用之中,包括從雲端到邊緣。 Subh為記者展示了幾個利用該平台解決臨牀環境的實例: 其一是賽靈思與Spline.AI和AWS(亞馬遜雲服務)合作開發的醫療AI,利用ZU+MPSoC的ZCU104平台作為邊緣設備,實現的高精度低時延的醫療X射線分型深度學習模型和參考設計。該方案可獨立自主根據Chest X-Ray預測疾病,也可預測COVID-19和肺炎,也可開發定製模型供臨牀使用。另外,ZCU104支持開源語言PYNQ語言下開發,也可藉助AWS IoT Greengrass實現進一步的擴展和部署。該方案發揮了ZU+ MPSoC的高性能和擴展性,賦予了低成本醫療設備高精度的診斷。 其二是賽靈思為奧林巴斯內窺鏡核心技術提供支持。該方案發揮了ZU+ MPSoC在啓動速度、功耗和低時延的特性。 其三是賽靈思為Clarius超便攜高性能超聲波系統。該方案發揮了ZU+ MPSoC片上雙ARM處理器和FPGA的小尺寸封裝特性,實現了超便攜。 究其歷史,Zynq SoC是賽靈思在2011年推出的全球首款集成ARM內核的產品,彼時該平台稱為“可擴展的處理器平台”,主要是為了將市場擴展到嵌入式應用之中。此前FPGA多用作輔助芯片,自從引入更多功能的集成SoC平台之後,ARM GPU、數據安全處理器、功能安全處理器都被集成在單芯片之中。Subh表示,經過這樣的轉型之後,賽靈思從每年5%-6%的收入增長,實現了到14%-15%的收入增長,2.5倍的增長率全要歸功於這樣的技術平台。 除此之外,Subh還為記者展示ZU+ MPSoC在醫療安全上的解決方案。“目前,全球安裝的醫療物聯網設備超過1億台,到2020年將增長到1.61億台。醫界高管認為 59%隱私問題, 55%老舊系統集成和54%安全問題,是阻礙當今醫療機構採用物聯網的三大障礙。” Subh表示,賽靈思可以利用可編程平台,不斷適應新的安全防護措施,這種升級囊括了軟件和硬件。最終體現在SoC上的,就是認證與加密啓動、安全啓動、測量啓動、安全應用通信、基於雲的監測等功能。 02 醫療成像 大型醫療成像設備使用FPGA器件已經是基本操作,Subh為記者介紹,在醫療成像方面,主要包括CT、超聲、X射線、PET、MRI掃描儀等。 對於醫療成像,Zynq UltraScale+ MPSoC同樣適用。Subh表示,除此之外還有Versal ACAP,這個系列可以理解為下一代的MPSoC,Versal ACAP在成像領域具有非常大優勢。 Versal ACAP除了擁有ARM多處理器集成、可編程邏輯、DSP以外,還加入了AI引擎,即SIMD、VLIW這樣的單元,可以支持很多類似操作的平行處理。 Subh為記者展示了超聲波圖像重構與計算機輔助診斷的方案,利用賽靈思的軟硬件支持,能夠降低功耗和熱度範圍、降低解決方案成本、延長設備使用壽命、低時延邊緣推斷,雖然市場非常複雜,賽靈思的技術也能夠大大提高生產力。 03 診斷分析 Subh表示,除了SoC和FPGA,賽靈思還提供即插即用的Alveo加速卡,正因這是一種PCle的解決方案,因此可以大大降低開發時長。根據介紹,Alveo加速卡適用於任何通用PC,既可以加速CPU的普通任務,也可以加速其他的GPU的任務,最終實現高吞吐量和超低時延。其獨特的算力和靈活應變能力,可以大大加速很多的醫療應用。 聯影醫療(United Imaging)是一家中國公司,這家公司在使用Alveo U200加速卡替代傳統GPU時發現,Alveo的技術成本更低、功耗更低,並且無需犧牲任何性能或是開發進度。 FPGA vs. CPU&GPU 醫療設備中使用CPU或者GPU產品的方案也屢見不見,為何FPGA擁有如此卓著效果,甚至有着替代CPU和GPU的“魔力”?實際上,CPU和GPU都屬於馮諾依曼結構,FPGA能夠突破結構上的限制因此擁有極強的能效。 具體來説,CPU和GPU需要使用SIMD(單指令流多數據流)來執行存儲器、譯碼器、運算器、分支跳轉處理邏輯等,FPGA則在燒寫時已經確定每個邏輯單元的功能,因此不需要指令;另外,CPU和GPU在內存使用中是共享的,因此就需要訪問仲裁,執行單元間的私有緩存使得部件間要保持緩存一致性,同樣在燒寫過程中FPGA已明確通信要求,因此無需共享內存進行通信。 得益於此,FPGA擁有極強的浮點乘法運算能力,而且對比同樣是浮點運算的GPU延遲更低。這是因為,FPGA同時擁有了流水線並行和數據並行,而GPU只有數據並行。 從算力上來説,賽靈思還將FPGA器件轉變為了SoC進行加速和自適應。賽靈思在加速上通過標量引擎實現,包括ARM、應用處理器和實時處理器,而自適應引擎的核心便是可編程邏輯器件FPGA,另外還配備智能引擎,目前配備的是DSP。特別是,在Versal ACAP的平台上還會將會有AI引擎進行支持,進一步進行加速和自適應。 “在醫療領域,諸如內窺鏡這種應用,手術中患者擁有一個共同的要求,就是時延非常低,甚至需要實時來完成。從攝像頭捕捉圖像,經過管線處理,再到顯示屏可能不到20微妙的時間。CPU和GPU達不到FPGA如此低的時延,因此這就是FPGA相比CPU和GPU的最大優勢”,Subh繼續為記者介紹,從功耗、成本和集成上,賽靈思SoC的FPGA也擁有更好的優勢。 “很多領域,諸如視覺化,GPU使用很多年了,FPGA並不是做不到,不過我們還是會專注在優勢的領域,即在封閉空間內做數據移動,而非斷斷續續的內存上傳的情境”,Subh坦言。 不同層面分析FPGA在醫療的應用 能夠在醫療領域,兼顧擁有業界領先的AI時延與性能,生命週期延長、高質量、高可靠性、高安全性,實時、確定性控制與接口的僅賽靈思一家。 賽靈思除了提供FPGA和 SoC這樣的硬件器件及平台以外,還專門為降低FPGA 開發門檻滿足廣泛市場應用需求量身定製了Vitis AI統一軟件平台。之前筆者也曾多次介紹這款軟件平台,算法工程師無需硬件設計經驗,也可直接應用算法的實現。 賽靈思的醫療解決方案幫助了Illumina對重症新生兒做基因組分析,為ICU患者和重症患者加速推進eyetech的基於眼球追蹤的溝通平板電腦,與邁瑞合作以抗擊新冠疫情。FPGA就是在不經意間為聲名增添了一份敬畏。 筆者認為,賽靈思的FPGA器件從高性能加速和自適應兩方面着手,成為了其在市場立足的最大競爭力。一方面,FPGA、ARM、應用處理器、實時處理器、DSP、AI引擎利用片上系統(SoC)和軟件進行高度集成,既增強了算力也增強了應用的擴展性;另一方面,FPGA本身擁有的低延時性,對於時延要求極高的醫療領域可以説是“天生一對”。 從市場上來分析,隨着疫情的爆發,醫療設備市場需求持續增加,其中不乏大型數據分析和便攜性要求極高的設備,這剛好吻合了FPGA SoC的特點。另一方面,醫療水平的提升和市場馬太效應之下,更具能效和低功耗優勢的FPGA產品需求量持續增加。 從軟件上分析,賽靈思的Vitis平台適用於不同人羣,包括熟練掌握HDL語言的硬件工程師,熟練掌握各大編程語言的軟件工程師,也適用於熟練掌握TensorFlow、Caffe、PyTorch的算法工程師。利用這種靈活性,可以讓許多有創意的初創公司有了施展拳腳的可能。 通過賽靈思的介紹,可以説無論是大型設備還是便攜設備,FPGA都有其一席之地。 未來賽靈思醫療創新之路該如何發展?Subh表示,在醫療產品上賽靈思將不斷提高集成度並降低封裝尺寸,另一方面,將會不斷髮展異構計算提高效率和性能。  近期熱度新聞 【菜鳥集運香港自提點】三星“特別對待”vivo:進擊的5nm手機SoC! 【菜鳥集運香港自提點】為H3C、騰訊插翅騰飛!intel這次真的讓人直呼Yes 【菜鳥集運香港自提點】 掘金中國代工業!SK海力士把200mm晶圓產線搬到無錫 乾貨技能好文 【菜鳥集運香港自提點】13款Linux實用工具推薦,個個是神器! 【菜鳥集運香港自提點】運放電路:同相放大還是反相放大? 【菜鳥集運香港自提點】 知識貼!為什麼LED燈越用越暗?為什麼會閃爍? 優質資源推薦 【菜鳥集運香港自提點】終於整理齊了,電子工程師“設計錦囊”,你值得擁有! 【菜鳥集運香港自提點】半導體行業的人都在關注這幾個公眾號 【菜鳥集運香港自提點】 電子工程師自我“修煉寶典” 21ic獨家整理! 你和大牛工程師之間到底差了啥? 加入技術交流羣,與高手面對面  添加管理員微信 免責聲明:本文內容由21ic獲得授權後發佈,版權歸原作者所有,本平台僅提供信息存儲服務。文章僅代表作者個人觀點,不代表本平台立場,如有問題,請聯繫我們,謝謝!

    時間:2020-11-29 關鍵詞: 可編程芯片 FPGA

  • 醫療設備中,FPGA扮演什麼角色?

    醫療設備中,FPGA扮演什麼角色?

    FPGA(現場可編輯門陣列)作為賽靈思(Xilinx)的一項重要發明,以其可編程和靈活性著稱。起初,FPGA只是用來仿真ASIC,再進行掩碼處理和批量製造使用。不過ASIC相比FPGA來説明顯在定製化上要求過高,流片量過小情況下成本反而更高,因此兩者毫不衝突地“各司其職”。而後,隨着加速器的出現和算力提升,目前已成為與GPU齊名的並行計算器件。 如今,FPGA已進發數據中心領域,相比CPU和GPU,FPGA所需器件更少,功耗也更優。賽靈思依靠其“數據中心優先”、“加速核心市場發展”、“驅動自適應計算”的三大戰略加持下,使其ACAP平台和Alveo加速卡在數據中心市場極具競爭力。 除此之外,賽靈思曾為筆者展示過其雲服務商領域的“一體化SmartNIC平台”、消費領域的“FPGA TCON”方案、工業領域的Zynq SoC系列方案。 實際上,根據賽靈思透露,醫療領域已佔據賽靈思營收非常重要的比重,並且一直在11%-15%的速度增長。那麼賽靈思是依靠什麼FPGA產品佔據的醫療市場,FPGA器件在醫療設備中扮演什麼角色? 日前,賽靈思為記者介紹了近期在醫療科學和醫療設備方面的成果,21ic中國電子網記者受邀參加此次採訪。 FPGA器件能用在什麼地方 信息顯示,全球人均醫療支出每年都在增長,隨着人口老齡化加劇,消費者對醫療條件和醫療成本都有着極高的預期。另一方面,隨着疫情的爆發,市場對病情的及早發現和診斷的快速分析有了更高的要求,這就需要醫療器械成本的進一步降低和算力的提升。 FPGA器件自身擁有可編程特性,藉助這種優勢,可避免ASIC器件前期高昂的一次性工程費用,消除最低訂單數量和多芯片迭代風險和損失。醫療行業本身是與科技發展聯繫最為緊密的行業之一,伴隨FPGA器件的不斷迭代升級,更多新設備出現,引領了新的治療方法、治療途徑、治療理念的改變。 賽靈思醫療科學全球業務市場負責人Subh Bhattacharya 根據Subh Bhattacharya的介紹,賽靈思的FPGA器件在醫療領域的應用主要分為三類:臨牀、醫療成像和診斷分析。 01、臨牀環境 臨牀設備數量大種類多,因此需要靈活性極強的FPGA。需要注意的是,部分設備直接影響患者生命安全,對啓動速度、安全穩定性、時延要求極高;部分設備在便攜性上則有一定要求,對功耗、小尺寸有很大需求。 根據Subh的介紹,在臨牀方面,賽靈思的Zynq UltraScale+ MPSoC(下文簡稱為“ZU+ MPSoC”)是一個高度集成的平台,集成多個處理器,擁有可編程邏輯,此外還集成了信息安全和功能安全功能。Subh強調,這個技術平台的強大功能和性能非常適合在臨牀環境應用之中,包括從雲端到邊緣。 Subh為記者展示了幾個利用該平台解決臨牀環境的實例: 其一是賽靈思與Spline.AI和AWS(亞馬遜雲服務)合作開發的醫療AI,利用ZU+MPSoC的ZCU104平台作為邊緣設備,實現的高精度低時延的醫療X射線分型深度學習模型和參考設計。該方案可獨立自主根據Chest X-Ray預測疾病,也可預測COVID-19和肺炎,也可開發定製模型供臨牀使用。另外,ZCU104支持開源語言PYNQ語言下開發,也可藉助AWS IoT Greengrass實現進一步的擴展和部署。該方案發揮了ZU+ MPSoC的高性能和擴展性,賦予了低成本醫療設備高精度的診斷。 其二是賽靈思為奧林巴斯內窺鏡核心技術提供支持。該方案發揮了ZU+ MPSoC在啓動速度、功耗和低時延的特性。 其三是賽靈思為Clarius超便攜高性能超聲波系統。該方案發揮了ZU+ MPSoC片上雙ARM處理器和FPGA的小尺寸封裝特性,實現了超便攜。 究其歷史,Zynq SoC是賽靈思在2011年推出的全球首款集成ARM內核的產品,彼時該平台稱為“可擴展的處理器平台”,主要是為了將市場擴展到嵌入式應用之中。此前FPGA多用作輔助芯片,自從引入更多功能的集成SoC平台之後,ARM GPU、數據安全處理器、功能安全處理器都被集成在單芯片之中。Subh表示,經過這樣的轉型之後,賽靈思從每年5%-6%的收入增長,實現了到14%-15%的收入增長,2.5倍的增長率全要歸功於這樣的技術平台。 除此之外,Subh還為記者展示ZU+ MPSoC在醫療安全上的解決方案。“目前,全球安裝的醫療物聯網設備超過1億台,到2020年將增長到1.61億台。醫界高管認為 59%隱私問題, 55%老舊系統集成和54%安全問題,是阻礙當今醫療機構採用物聯網的三大障礙。” Subh表示,賽靈思可以利用可編程平台,不斷適應新的安全防護措施,這種升級囊括了軟件和硬件。最終體現在SoC上的,就是認證與加密啓動、安全啓動、測量啓動、安全應用通信、基於雲的監測等功能。 02、醫療成像 大型醫療成像設備使用FPGA器件已經是基本操作,Subh為記者介紹,在醫療成像方面,主要包括CT、超聲、X射線、PET、MRI掃描儀等。 對於醫療成像,Zynq UltraScale+ MPSoC同樣適用。Subh表示,除此之外還有Versal ACAP,這個系列可以理解為下一代的MPSoC,Versal ACAP在成像領域具有非常大優勢。 Versal ACAP除了擁有ARM多處理器集成、可編程邏輯、DSP以外,還加入了AI引擎,即SIMD、VLIW這樣的單元,可以支持很多類似操作的平行處理。 Subh為記者展示了超聲波圖像重構與計算機輔助診斷的方案,利用賽靈思的軟硬件支持,能夠降低功耗和熱度範圍、降低解決方案成本、延長設備使用壽命、低時延邊緣推斷,雖然市場非常複雜,賽靈思的技術也能夠大大提高生產力。 03、診斷分析 Subh表示,除了SoC和FPGA,賽靈思還提供即插即用的Alveo加速卡,正因這是一種PCle的解決方案,因此可以大大降低開發時長。根據介紹,Alveo加速卡適用於任何通用PC,既可以加速CPU的普通任務,也可以加速其他的GPU的任務,最終實現高吞吐量和超低時延。其獨特的算力和靈活應變能力,可以大大加速很多的醫療應用。 聯影醫療(United Imaging)是一家中國公司,這家公司在使用Alveo U200加速卡替代傳統GPU時發現,Alveo的技術成本更低、功耗更低,並且無需犧牲任何性能或是開發進度。 FPGA vs. CPU&GPU 醫療設備中使用CPU或者GPU產品的方案也屢見不見,為何FPGA擁有如此卓著效果,甚至有着替代CPU和GPU的“魔力”?實際上,CPU和GPU都屬於馮諾依曼結構,FPGA能夠突破結構上的限制因此擁有極強的能效。 具體來説,CPU和GPU需要使用SIMD(單指令流多數據流)來執行存儲器、譯碼器、運算器、分支跳轉處理邏輯等,FPGA則在燒寫時已經確定每個邏輯單元的功能,因此不需要指令;另外,CPU和GPU在內存使用中是共享的,因此就需要訪問仲裁,執行單元間的私有緩存使得部件間要保持緩存一致性,同樣在燒寫過程中FPGA已明確通信要求,因此無需共享內存進行通信。 得益於此,FPGA擁有極強的浮點乘法運算能力,而且對比同樣是浮點運算的GPU延遲更低。這是因為,FPGA同時擁有了流水線並行和數據並行,而GPU只有數據並行。 從算力上來説,賽靈思還將FPGA器件轉變為了SoC進行加速和自適應。賽靈思在加速上通過標量引擎實現,包括ARM、應用處理器和實時處理器,而自適應引擎的核心便是可編程邏輯器件FPGA,另外還配備智能引擎,目前配備的是DSP。特別是,在Versal ACAP的平台上還會將會有AI引擎進行支持,進一步進行加速和自適應。 “在醫療領域,諸如內窺鏡這種應用,手術中患者擁有一個共同的要求,就是時延非常低,甚至需要實時來完成。從攝像頭捕捉圖像,經過管線處理,再到顯示屏可能不到20微妙的時間。CPU和GPU達不到FPGA如此低的時延,因此這就是FPGA相比CPU和GPU的最大優勢”,Subh繼續為記者介紹,從功耗、成本和集成上,賽靈思SoC的FPGA也擁有更好的優勢。 “很多領域,諸如視覺化,GPU使用很多年了,FPGA並不是做不到,不過我們還是會專注在優勢的領域,即在封閉空間內做數據移動,而非斷斷續續的內存上傳的情境”,Subh坦言。 不同層面分析FPGA在醫療的應用 能夠在醫療領域,兼顧擁有業界領先的AI時延與性能,生命週期延長、高質量、高可靠性、高安全性,實時、確定性控制與接口的僅賽靈思一家。 賽靈思除了提供FPGA和 SoC這樣的硬件器件及平台以外,還專門為降低FPGA 開發門檻滿足廣泛市場應用需求量身定製了Vitis AI統一軟件平台。之前筆者也曾多次介紹這款軟件平台,算法工程師無需硬件設計經驗,也可直接應用算法的實現。 賽靈思的醫療解決方案幫助了Illumina對重症新生兒做基因組分析,為ICU患者和重症患者加速推進eyetech的基於眼球追蹤的溝通平板電腦,與邁瑞合作以抗擊新冠疫情。FPGA就是在不經意間為聲名增添了一份敬畏。 筆者認為,賽靈思的FPGA器件從高性能加速和自適應兩方面着手,成為了其在市場立足的最大競爭力。一方面,FPGA、ARM、應用處理器、實時處理器、DSP、AI引擎利用片上系統(SoC)和軟件進行高度集成,既增強了算力也增強了應用的擴展性;另一方面,FPGA本身擁有的低延時性,對於時延要求極高的醫療領域可以説是“天生一對”。 從市場上來分析,隨着疫情的爆發,醫療設備市場需求持續增加,其中不乏大型數據分析和便攜性要求極高的設備,這剛好吻合了FPGA SoC的特點。另一方面,醫療水平的提升和市場馬太效應之下,更具能效和低功耗優勢的FPGA產品需求量持續增加。 從軟件上分析,賽靈思的Vitis平台適用於不同人羣,包括熟練掌握HDL語言的硬件工程師,熟練掌握各大編程語言的軟件工程師,也適用於熟練掌握TensorFlow、Caffe、PyTorch的算法工程師。利用這種靈活性,可以讓許多有創意的初創公司有了施展拳腳的可能。 通過賽靈思的介紹,可以説無論是大型設備還是便攜設備,FPGA都有其一席之地。 未來賽靈思醫療創新之路該如何發展?Subh表示,在醫療產品上賽靈思將不斷提高集成度並降低封裝尺寸,另一方面,將會不斷髮展異構計算提高效率和性能。

    時間:2020-11-26 關鍵詞: 賽靈思 Xilinx FPGA

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